发明创造名称：一种QC转换为BC13的CMOS电路单元
外观设计名称：
决定号：201789
决定日：2020-01-20
委内编号：1F265661
优先权日：
申请（专利）号：201410648038.X
申请日：2014-11-14
复审请求人：浙江工商大学
无效请求人：
授权公告日：
审定公告日：
专利权人：
主审员：贾彦飞
合议组组长：董杰
参审员：杜宇
国际分类号：H03K19/0948
外观设计分类号：
法律依据：专利法第22条第3款
决定要点
：如果一项权利要求的技术方案与最接近的现有技术相比存在区别技术特征，但该区别技术特征在另一现有技术和本领域公知常识中给出了技术启示，则该权利要求的技术方案不具备创造性。
全文：
本复审请求涉及申请号为201410648038.X，名称为“一种QC转换为BC13的CMOS电路单元”的发明专利申请（下称本申请）。申请人为浙江工商大学。本申请的申请日为2014年11月14日，公开日为2015年01月28日。
经实质审查，国家知识产权局原审查部门于2018年09月28日发出驳回决定，驳回了本申请，其理由是：权利要求1相对于对比文件2（CN104050305A，公开日为2014年09月17日）、对比文件1（“基于传输函数理论的四值CMOS电路”，吴训威等，《中国科学（A辑）》，第05期，第528到第536页，公开日为1989年05月31日）和本领域公知常识的结合不具备创造性。驳回决定所依据的文本为: 申请人于2018年07月05日提交的权利要求第1项，于申请日2014年11月14日提交的说明书、说明书附图、说明书摘要和摘要附图。驳回决定所针对的权利要求书如下：
“1. 一种将多种不同边沿统一转化为上升和下降两种边沿的CMOS电路有一个输入端QC和一个输出端BC，所述CMOS电路不仅能转化常规的二值时钟边沿也能转化四值时钟的多种边沿；所述CMOS电路包括一个阈2.5的NMOS管N1、三个阈0.5的NMOS管N2、N3和N4、四个阈-0.5的PMOS管P1、P2、P3和P4、一个阈-1.5的PMOS管P5和一个阈-2.5的PMOS管P6；
所述MOS管P1和N1组成阈2.5反相器，所述MOS管P6和N4组成阈0.5反相器，所述MOS管P1和N1的栅极接在一起作为所述阈2.5反相器的输入端X1，所述MOS管P1和N1的漏极接在一起作为所述阈2.5反相器的输出端Y1，所述MOS管P6和N4的栅极接在一起作为所述阈0.5反相器的输入端X2，所述MOS管P6和N4的漏极接在一起作为所述阈0.5反相器的输出端Y2，所述MOS管P1和P6的源极与5.0V的电压源相接，所述MOS管N1和N4的源极与电源地相接，MOS管P2和P5的源极与5.0V的电压源连接，N3和P3的源极与1.67V的电压源连接；
所述CMOS电路的特征在于：所述CMOS电路能把输入信号的自5.0V至0V的下降沿、自5.0V至3.33V的下降沿和自1.67V至0V的下降沿都转化一种自5.0V至1.67V的下降沿，把自0V至5.0V的上升沿、自3.33V至5.0V的上升沿和自0V至1.67V的上升沿都转化为一种自1.67V至5.0V的上升沿；所述CMOS电路的连接为所述输入端X1和X2与所述输入端QC相接，所述输出端Y1与P2和N2的栅极相接，所述输出端Y2与P4的栅极相接，所述MOS管P3、P5和N3的栅极与所述输入端QC相接，P2、N2、P3和P4的漏极相接作为所述输出端BC，N2的源极与N3的漏极连接，P5的漏极与P4的源极连接。”
申请人（下称复审请求人）对上述驳回决定不服,于2018年11月05日向国家知识产权局提出了复审请求，但未修改权利要求书。复审请求人认为：本申请解决了四值时钟转换为二值时钟的技术问题，而对比文件1和对比文件2无法结合得到本申请的技术方案。
经形式审查合格，国家知识产权局于2018年12月19日依法受理了该复审请求，并将其转送至原审查部门进行前置审查。
原审查部门在前置审查意见书中坚持原驳回决定。
随后，国家知识产权局成立合议组对本案进行审理。
合议组于2019年09月02日向复审请求人发出复审通知书，指出：权利要求1相对于对比文件2、对比文件1和本领域公知常识的结合不具备创造性。
复审请求人于2019年09月24日提交了意见陈述书，但未修改申请文件。复审请求人认为：本申请不仅能将四值时钟的边沿转换为二值时钟的边沿，还能将常规二值时钟的上升下降沿转换为特定的边沿，对比文件2不能转换常规二值时钟的上述两种边沿，对比文件2中不存在解决本申请实际解决技术问题的技术启示，从对比文件2的三值系统无法得到权利要求1的四值系统。
在上述程序的基础上，合议组认为本案事实已经清楚，可以作出审查决定。
二、决定的理由
审查文本的认定
复审请求人在复审阶段未对申请文件进行修改，因此本复审请求审查决定所针对的文本与驳回决定所针对的文本相同。
具体理由的阐述
本复审请求审查决定所引用的对比文件与驳回决定所使用的对比文件相同，即：
对比文件1：“基于传输函数理论的四值CMOS电路”，吴训威等，《中国科学（A辑）》，第05期，第528到第536页，公开日为1989年05月31日；
对比文件2：CN104050305A，公开日为2014年09月17日。
权利要求1请求保护一种将多种不同边沿统一转换为上升和下降两种边沿的CMOS电路。对比文件2公开了一种TC-BC转换的电路单元，并具体公开了以下技术特征（参见对比文件2的说明书第9-33段，图1-3）：将三值时钟信号(TC)转换为二值时钟信号(BC)的CMOS电路单元（相当于公开了“上升和下降两种边沿的CMOS电路”），把电平切换次序为0→1→2→1→0的输入三值时钟(TC)转换为电平切换次序为0→1→0的输出二值时钟(BC)（相当于公开了“一个输入端QC和一个输出端BC”）。充分利用三值时钟四次跳变的前提下，把三值时钟转换为二值时钟，以解决三值时钟TC与基于二值时钟BC的数字逻辑单元不能结合使用的问题。该转换单元将三值时钟的四种边沿转换为二值时钟的两种边沿，而在相同的时间段内两种时钟的边沿数是保持不变的。所述的TC-BC转换的电路单元包含如下技术特征：A、输入信号为一个三值时钟信号TC，其电平值为0、1和2，电平的切换次序为0→1→2→1→0；B、输出信号为一个二值时钟信号BC，其电平值为0和1，电平的切换次序为0→1→0；C、当输入的三值时钟信号TC为电平0时，转换输出二值时钟信号BC电平1；D、当输入的三值时钟信号TC为电平1时，转换输出二值时钟信号BC电平0；E、当输入的三值时钟信号TC为电平2时，转换输出二值时钟信号BC电平1。具有上述特征的TC-BC转换电路单元将把电平切换次序为0→1→2→1→0的三值时钟信号TC转换为电平切换次序为1→0→1→0→1(即0→1→0)的二值时钟信号BC。从上述转换过程中可以看出，输入的三值时钟被TC-BC转换的电路单元转换为二值时钟，而时钟的边沿数保持不变。
权利要求1与对比文件2相比，区别技术特征为：四值时钟转换为二值时钟的CMOS电路的具体结构。基于上述区别技术特征，可以确定本发明实际解决的技术问题是如何实现将四值时钟信号转换为二值时钟信号的电路。
然而，为了解决常见于电路设计时实现多值时钟信号互相转换的问题，本领域技术人员有动机寻求对比文件2未明确公开的上述公式推导和电路结构设计的具体方法。对比文件1公开了四值CMOS电路的传输函数理论，也给出了实现各种传输运算的CMOS电路的实现方式，根据对比文件1公开的理论和电路实现方式，本领域技术人员可以推导出四值时钟信号转换为二值时钟信号电路的具体开关级表达式，并根据开关级表达式得到的开关级电路结构设计。
以将0->1->2->3->2->1->0时钟电平变化转换为1->0->1->0->1->0->1的电平变化为例，其具体推导过程如下：
在面临如何实现0->1->2->3->2->1->0时钟电平变化转换为1->0->1->0->1->0->1的电平时，可以得到，QC-BC的电平转换关系为：
QC
0
1
2
3
BC
1
0
1
0
即，当输入QC=0或2时，输出BC=1；当输入QC=1或3时，输出BC=0。
对应QC-BC的时钟边沿转换关系为：
QC
BC
QC
BC
0->1
1->0
0->3
1->0
1->2
0->1
3->0
0->1
2->3
1->0
3->2
0->1
2->1
1->0
1->0
0->1
通过上表中时钟边沿的对应关系可见，四值转二值电路可实现把四值时钟一个周期内的6个边沿转换为二值时钟的6个边沿，而且同时还能把常规二值时钟的0V到5V的上升沿和5V到0V的下降沿等两种边沿转换为特定的边沿。即把常规二值时钟和四值时钟的多种边沿在一个电路里统一转换为两种特定的边沿：0V与1.67V间的上升和下降沿。
并且根据本领域公知常识可知，对0、1、2、3四值电平进行判断的阈值分别为0.5、1.5、2.5。
结合对比文件1第528页“文字运算”表达式的定义，可推导出，QC=0时，阈值判断为：QC<><><><><2.5，文字运算表达式为：1.5qc2.5，即1.5qc?qc2.5；qc=3时，阈值判断为：qc>2.5，文字运算表达式为：2.5QC。
因此，电路实现转换可表示为：当QC0.5或1.5QC?QC2.5时，传输高电平1；当0.5QC?QC1.5或2.5QC时，传输低电平0。
根据对比文件1第531页式（11）对传输运算定义，可得到，当QC0.5或1.5QC?QC2.5时，传输高电平1的表达式为：1*（QC0.5 1.5QC?QC2.5）；当0.5QC?QC1.5或2.5QC时，传输高电平0的表达式为：0*（0.5QC?QC1.5 2.5QC）。
根据对比文件1第531页式（12）对并运算的定义，上述两种情况结合的表达式为：BC=1*（QC0.5 1.5QC·QC2.5）#0*（0.5QC·QC1.5 2.5QC）。
根据对比文件1第531页式（14）、式（15），上述表达式可改写为：BC=1*QC0.5#(1*1.5QC)*QC2.5#(0*0.5QC)*QC1.5#0*2.5QC。
将上式四个并运算部分拆分出来，分别用电路结构进行表示
（1）根据对比文件1第533页图1（d），可得到1* QC0.5（对应为y*xt，其中y=1，x=QC，t=0.5）的电路结构：
图1
（2）根据对比文件1第533页图1（a），可得到1* 1.5QC（对应为，其中y=1，x=QC，t=1.5）的电路结构：
图2
（3）根据对比文件1第533页图1（e）和第534页图2（d），可得到(1*1.5QC)*QC2.5（对应为y*xt，其中y=1*1.5QC，x=QC，t=2.5）的电路结构：
图3
（4）根据对比文件1第533页图1（a），可得到0* 2.5QC（对应为，其中y=0，x=QC，t=2.5）的电路结构：
图4
（5）根据对比文件1第533页图1（a），可得到0* 0.5QC（对应为，其中y=0，x=QC，t=0.5）的电路结构：
图5
（6）根据对比文件1第533页图1（e）和第534页图2（d），可得(0*0.5QC)*QC1.5（对应为y*xt，其中y=0*0.5QC，x=QC，t=1.5）电路结构：
图6
根据上述图1-图6，根据电路并联结合的方式，即可以得到表达式BC=1*QC0.5#(1*1.5QC)*QC2.5#(0*0.5QC)*QC1.5#0*2.5QC的电路。
根据对比文件1第532页式（27），QC2.5可改写为： ，QC1.5可改写为： ，其中左标阈值可取任意值（参见532页式（27）后一段），考虑倒灌问题这里取值为0.5（参考对比文件第533页图1（e））,则原表达式可改写为：
。
结合上述的推导思想，相应地，可得出把一个周期内电平逻辑值切换次序为0→1→2→3→2→1→0的四值时钟转换为一个周期内电平逻辑值切换次序为1→3→1的二值时钟输出的开关级函数表达式及相应的CMOS电路。
其中，相应地开关级函数表达式推导如下：
QC-BC的电平转换关系为：
QC
0
1
2
3
BC
1
3
1
3
即，当输入QC=0或2时，输出BC=1；当输入QC=1或3时，输出BC=3。并且根据本领域公知常识可知，对0、1、2、3四值电平进行判断的阈值分别为0.5、1.5、2.5。
结合对比文件1第528页“文字运算”表达式的定义，可推导出，QC=0时，阈值判断为：QC<><><><><2.5，文字运算表达式为：1.5qc2.5，即1.5qc·qc2.5；qc=3时，阈值判断为：qc>2.5，文字运算表达式为：2.5QC。
因此，电路实现转换可表示为：当QC0.5或1.5QC·QC2.5时，传输电平1；当0.5QC·QC1.5或2.5QC时，传输电平3。
根据对比文件1第531页式（11）对传输运算定义，可得到，当QC0.5或1.5QC·QC2.5时，传输电平1的表达式为：1*（QC0.5 1.5QC·QC2.5）；当0.5QC·QC1.5或2.5QC时，传输电平3的表达式为：3*（0.5QC·QC1.5 2.5QC）。
根据对比文件1第531页式（12）对并运算的定义，上述两种情况结合的表达式为：BC=1*（QC0.5 1.5QC·QC2.5）#3*（0.5QC·QC1.5 2.5QC）。
根据对比文件1第531页式（14）、式（15），上述表达式可改写为：BC=1*QC0.5#(1*1.5QC)*QC2.5#(3*0.5QC)*QC1.5#3*2.5QC。
与前述转化为1->0->1的示例同理，根据对比文件1所公开的内容，本领域技术人员可由上述推导出的开关级函数表达式得到相应的CMOS电路的具体实现，由此得到与本申请的电路结构完全相同的电路结构。
由此可知，整个推导过程中使用到的原理、公式、电路均已被对比文件1所公开。由此可知，在对比文件2的基础上结合对比文件1及本领域的公知常识得到该权利要求所要求保护的技术方案，对于本领域技术人员来说是显而易见的，因此该权利要求不具备创造性，不符合专利法第22条第3款的规定。
对复审请求人相关意见的评述
合议组认为：正如前文所述，对比文件2公开了将多种不同边沿统一转换为上升和下降两种边沿的CMOS电路，权利要求1与其的区别在于对比文件2中是三值时钟，而权利要求1要实现的是四值时钟的转换；而对比文件1公开了四值CMOS电路的传输函数理论，也给出了实现各种传输运算的CMOS电路的实现方式，根据对比文件1公开的理论和电路实现方式，本领域技术人员可以推导出四值时钟信号转换为二值时钟信号电路的具体开关级表达式，并根据开关级表达式得到的开关级电路结构设计，从而能够得到与本申请的电路结构完全相同的电路结构。在电路结构相同的情况下，所解决的技术问题、达到的技术效果应当也是相同的。因此，复审请求人的意见不能被接受。
基于上述理由，合议组作出如下决定。
三、决定
维持国家知识产权局于2018年09月28日对本申请作出的驳回决定。
如对本复审请求审查决定不服，根据专利法第41条第2款的规定，复审请求人可以自收到本复审请求审查决定之日起三个月内向北京知识产权法院起诉。
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