发明创造名称：用于具有多个半导体器件层的半导体结构的系统和方法
外观设计名称：
决定号：190638
决定日：2019-09-23
委内编号：1F275076
优先权日：2013-11-06
申请（专利）号：201410371182.3
申请日：2014-07-31
复审请求人：台湾积体电路制造股份有限公司
无效请求人：
授权公告日：
审定公告日：
专利权人：
主审员：张月
合议组组长：张念国
参审员：肖光庭
国际分类号：H01L27/12,H01L21/84
外观设计分类号：
法律依据：专利法第22条第3款
决定要点
：如果一项权利要求所要求保护的技术方案与作为最接近的现有技术的对比文件相比存在区别技术特征，但是上述区别技术特征属于本领域的公知常识，即现有技术中给出了将上述区别技术特征应用到该对比文件以解决其存在的技术问题的启示，本领域技术人员在现有技术的基础上得到该权利要求的技术方案是显而易见的，那么该项权利要求所要保护的技术方案不具备创造性。
全文：
本复审请求涉及申请号为201410371182.3，名称为“用于具有多个半导体器件层的半导体结构的系统和方法”的发明专利申请（下称本申请）。申请人为台湾积体电路制造股份有限公司，申请日为2014年07月31日，优先权日为2013年11月06日，公开日为2015年05月20日。
经实质审查，国家知识产权局原审查部门于2018年11月14日发出驳回决定，驳回了本申请，其理由是：权利要求1-16不符合专利法第22条第3款规定的创造性。驳回决定所依据的文本为：申请日2014年07月31日提交的说明书摘要、说明书第1-73段、摘要附图、说明书附图图1-22；2018年09月18日提交的权利要求第1-16项。驳回决定引用的对比文件为：
对比文件2：CN1604306A，公开日为2005年04月06日。
驳回理由具体为：独立权利要求1、6和11与对比文件2的区别技术特征是：（1）由沟道材料形成的突出于第一掩埋氧化物的结构为鳍结构；（2）单个毯式层还覆盖第一半导体层的侧壁表面；（3）所述第一类型的沟道材料包括Ge，所述第二类型的沟道材料包括GaAs。由此确定本申请实际解决的技术问题是：如何提高晶体管器件密度，以及如何针对性的满足器件性能需求。对于区别技术特征（1），将平面晶体管结构改进为鳍型器件是本领域技术人员的常规选择；对于区别技术特征（2），互连介质层完整填充下方结构图形，是本领域技术人员的常规选择；对于区别技术特征（3），沟道材料是本领域技术人员的常规选择。因此，权利要求1、6和11相对于对比文件2和本领域的常规选择不具有突出的实质性特点和显著的进步，不具备创造性。从属权利要求2-5、7-10、12、13和16的附加技术特征被对比文件2公开，从属权利要求14和15的附加技术特征是本领域的常规选择，因而这些权利要求也不具备创造性。
驳回决定所针对的权利要求书如下：
“1. 一种具有多个半导体器件层的半导体结构，所述半导体结构包括：
第一掩埋氧化物；
第一半导体器件层，制造在所述第一掩埋氧化物之上，且包括图案化的顶部表面和由沟道材料形成的突出于所述第一掩埋氧化物的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面；
单个毯式层，包括制造在所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物接触；
第二掩埋氧化物，接合至所述单个毯式层；以及
第二半导体器件层，制造在所述第二掩埋氧化物之上，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层，其中，由第一类型的沟道材料制造所述第一半导体器件层，所述第一类型的沟道材料包括Ge，并且由第二类型的沟道材料制造所述第二半导体器件层，所述第二类型的沟道材料包括GaAs。
2. 根据权利要求1所述的半导体结构，其中，一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
3. 根据权利要求1所述的半导体结构，其中，一种类型的器件包括PMOS器件，并且另一种类型的器件包括NMOS器件。
4. 根据权利要求1所述的半导体结构，其中，所述第一掩埋氧化物和所述第一半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
5. 根据权利要求4所述的半导体结构，其中，所述第二掩埋氧化物和所述第二半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
6. 一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一晶圆，所述第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面和由所述第一沟道材料形成的突出于所述第一掩埋氧化物层的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面，所述第一沟道材料包括Ge；
制造单个毯式层，所述单个毯式层包括位于所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物层接触；
提供第二晶圆，所述第二晶圆包括接合至第二掩埋氧化物层的第二沟道材料；
将所述第二掩埋氧化物层接合至所述单个毯式层；
由所述第二沟道材料制造第二半导体器件层，所述第二沟道材料包括GaAs；以及
将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层。
7. 根据权利要求6所述的方法，其中，提供所述第一晶圆包括提供第一绝缘体上硅(“SOI”)晶圆。
8. 根据权利要求6所述的方法，其中，提供所述第二晶圆包括提供第二SOI晶圆。
9. 根据权利要求6所述的方法，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
10. 根据权利要求9所述的方法，其中，所述一种类型的器件包括PMOS器件，并且所述另一种类型的器件包括NMOS器件。
11. 一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一SOI晶圆，所述第一SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面和由所述第一沟道材料形成的突出于所述第一掩埋氧化物层的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面，所述第一沟道材料包括Ge；
制造单个毯式层，所述单个毯式层包括位于所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物层接触；
将包括第二沟道材料和第二掩埋氧化物的第二晶圆接合至所述单个毯式层；以及
由所述第二沟道材料制造第二半导体器件层，所述第二沟道材料包括GaAs，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层。
12. 根据权利要求11所述的方法，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
13. 根据权利要求12所述的方法，其中，所述一种类型的器件包括PMOS器件，并且所述另一种类型的器件包括NMOS器件。
14. 根据权利要求11所述的方法，其中，接合所述第二晶圆还包括将氧化物材料沉积到所述第二沟道材料上。
15. 根据权利要求11所述的方法，其中，接合所述第二晶圆还包括平坦化所述第二沟道材料。
16. 根据权利要求11所述的方法，还包括将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连。”
申请人（下称复审请求人）对上述驳回决定不服，于2019年02月27日向国家知识产权局提出了复审请求，同时修改了权利要求书（共16项），具体修改为：在原权利要求1、6和11中加入对单个毯式层的限定，即“为粘合/缓冲层”，并对第二沟道材料的限定修改为“是GaAs”；在原独立权利要求6和11中进一步限定了第二半导体器件层的制造是“在将所述第二晶圆结合至所述单个毯式层之后”；将原权利要求8中的SOI修改为“绝缘体上硅”。复审请求人认为：（1）对比文件2没有给出第一含硅材料与第二含硅材料是不同材料的技术启示。将包括Ge的第一类型的沟道材料和是GaAs的第二类型的沟道材料应用于对比文件2，无法解决对比文件2要解决的技术问题，上述沟道材料的选择与对比文件2的主旨相违背。（2）权利要求1中单个毯式层既不属于第一半导体器件也不属于第二半导体器件。对比文件2的互连介质62位于第二互连结构50中，不是粘合层，也不能对应于本申请中的毯式层，本领域技术人员不会想到再设置毯式层。（3）对比文件2中是在制造第一半导体器件和第二半导体器件之后将第一互连结构和第二互连结构彼此键合，而本申请则是在将第二掩埋层接合至单个毯式层后，由所述第二沟道材料制造第二半导体器件层，两者工艺顺序不同。复审请求时新修改的权利要求1、6、8和11如下：
“1. 一种具有多个半导体器件层的半导体结构，所述半导体结构包括：
第一掩埋氧化物；
第一半导体器件层，制造在所述第一掩埋氧化物之上，且包括图案化的顶部表面和由沟道材料形成的突出于所述第一掩埋氧化物的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面；
单个毯式层，为粘合/缓冲层，包括制造在所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物接触；
第二掩埋氧化物，接合至所述单个毯式层；以及
第二半导体器件层，制造在所述第二掩埋氧化物之上，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层，其中，由第一类型的沟道材料制造所述第一半导体器件层，所述第一类型的沟道材料包括Ge，并且由第二类型的沟道材料制造所述第二半导体器件层，所述第二类型的沟道材料是GaAs。”
“6. 一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一晶圆，所述第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面和由所述第一沟道材料形成的突出于所述第一掩埋氧化物层的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面，所述第一沟道材料包括Ge；
制造单个毯式层，所述单个毯式层为粘合/缓冲层并包括位于所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物层接触；
提供第二晶圆，所述第二晶圆包括接合至第二掩埋氧化物层的第二沟道材料；
将所述第二掩埋氧化物层接合至所述单个毯式层；
在将所述第二掩埋氧化物层接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层，所述第二沟道材料是GaAs；以及
将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层。”
“8. 根据权利要求6所述的方法，其中，提供所述第二晶圆包括提供第二绝缘体上硅晶圆。”
“11. 一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一SOI晶圆，所述第一SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面和由所述第一沟道材料形成的突出于所述第一掩埋氧化物层的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面，所述第一沟道材料包括Ge；
制造单个毯式层，所述单个毯式层为粘合/缓冲层并包括位于所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物层接触；
将包括第二沟道材料和第二掩埋氧化物的第二晶圆接合至所述单个毯式层；以及
在将所述第二晶圆接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层，所述第二沟道材料是GaAs，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层。”
经形式审查合格，国家知识产权局于2019年03月06日依法受理了该复审请求，并将其转送至原审查部门进行前置审查。
原审查部门在前置审查意见书中认为：（1）对比文件2公开教导了当器件具有不同的性能需求时，可以针对性地设置第一类型的沟道材料和第二类型的沟道材料；（2）本申请中所谓的粘合不是指毯式层本身具有粘性，对比文件2中互连介质62的位置和作用与本申请相同，可以对应本申请的粘合/缓冲层；（3）先接合再完成第二器件层的制备，或者先制备不同器件层再接合，都是本领域技术人员的常规选择。因而坚持原驳回决定。
随后，国家知识产权局成立合议组对本案进行审理。
合议组于2019年05月27日向复审请求人发出复审通知书，引用对比文件2，指出权利要求1-16不符合专利法第22条第3款规定的创造性。关于复审请求人的意见陈述，合议组认为：（1）对比文件2公开了两个器件为不同的半导体器件，解决了制造三维IC的技术问题。Ge用于PMOS器件，GaAs的III-V族材料用于NMOS器件，是本领域的公知常识，记载在教科书等技术书籍中。因而同样是为了制造三维IC，基于对比文件2的公开和上述公知常识，根据器件的实际需要（例如载流子迁移率等）具体设置第一类型的沟道材料包括Ge，第二类型的沟道材料是GaAs仅涉及本领域技术人员的常规选择，其效果都是这两种材料本身具备的公知效果。（2）对比文件2的互连介质62既不属于第一半导体器件也不属于第二半导体器件，其设置位置和粘合方式与本申请毯式层相同，同样解决了使上下两层器件相接合的技术问题，实现了和本申请毯式层一样的更强和更均匀的连接，可以对应本申请中的毯式层，粘合/缓冲层。（3）对比文件2图2A-2C的实施方式公开了和本申请相同的先接合再形成器件的工艺。
复审请求人于2019年07月10日提交了意见陈述书，同时修改了权利要求书（共16项），具体修改为：在权利要求1、6和11中加入特征：“并且所述单个毯式层与所述第一半导体器件层的顶面和侧壁表面接触”。复审请求人认为：对比文件2由于第二含硅层58的存在，第一半导体器件层60的侧壁无法与毯式层62进行接触，即使将第一半导体器件层60替换为鳍式晶体管结构，也无法得到与毯式层62接触。新修改的权利要求1、6和11如下：
“1. 一种具有多个半导体器件层的半导体结构，所述半导体结构包括：
第一掩埋氧化物；
第一半导体器件层，制造在所述第一掩埋氧化物之上，且包括图案化的顶部表面和由沟道材料形成的突出于所述第一掩埋氧化物的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面；
单个毯式层，为粘合/缓冲层，包括制造在所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物接触；
第二掩埋氧化物，接合至所述单个毯式层；以及
第二半导体器件层，制造在所述第二掩埋氧化物之上，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层，并且所述单个毯式层与所述第一半导体器件层的顶面和侧壁表面接触，其中，由第一类型的沟道材料制造所述第一半导体器件层，所述第一类型的沟道材料包括Ge，并且由第二类型的沟道材料制造所述第二半导体器件层，所述第二类型的沟道材料是GaAs。”
“6. 一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一晶圆，所述第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面和由所述第一沟道材料形成的突出于所述第一掩埋氧化物层的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面，所述第一沟道材料包括Ge；
制造单个毯式层，所述单个毯式层为粘合/缓冲层并包括位于所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物层接触；
提供第二晶圆，所述第二晶圆包括接合至第二掩埋氧化物层的第二沟道材料；
将所述第二掩埋氧化物层接合至所述单个毯式层；
在将所述第二掩埋氧化物层接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层，所述第二沟道材料是GaAs；以及
将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层，并且所述单个毯式层与所述第一半导体器件层的顶面和侧壁表面接触。”
“11. 一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一SOI晶圆，所述第一SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面和由所述第一沟道材料形成的突出于所述第一掩埋氧化物层的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面，所述第一沟道材料包括Ge；
制造单个毯式层，所述单个毯式层为粘合/缓冲层并包括位于所述图案化的顶部表面上方的绝缘体材料，所述单个毯式层与所述第一掩埋氧化物层接触；
将包括第二沟道材料和第二掩埋氧化物的第二晶圆接合至所述单个毯式层；以及
在将所述第二晶圆接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层，所述第二沟道材料是GaAs，
其中，所述单个毯式层是具有均匀的材料组成且从第一半导体器件层的顶面和侧壁表面至所述第二掩埋氧化物连续不间断地延伸的单个层，并且所述单个毯式层与所述第一半导体器件层的顶面和侧壁表面接触。”
在上述程序的基础上，合议组认为本案事实已经清楚，可以作出审查决定。
二、决定的理由
审查文本的认定
复审请求人在答复复审通知书时提交了修改的权利要求书，共16项权利要求，经审查，上述权利要求的修改符合专利法实施细则第61条第1款和专利法第33条的规定。本复审决定所针对的文本是：申请日2014年07月31日提交的说明书摘要、说明书第1-73段、摘要附图、说明书附图图1-22；2019年07月10日提交的权利要求第1-16项。
具体理由的阐述
专利法第22条第3款：创造性，是指与现有技术相比，该发明具有突出的实质性特点和显著的进步，该实用新型具有实质性特点和进步。
如果一项权利要求所要求保护的技术方案与作为最接近的现有技术的对比文件相比存在区别技术特征，但是上述区别技术特征属于本领域的公知常识，即现有技术中给出了将上述区别技术特征应用到该对比文件以解决其存在的技术问题的启示，本领域技术人员在现有技术的基础上得到该权利要求的技术方案是显而易见的，那么该项权利要求所要保护的技术方案不具备创造性。
本复审决定继续引用驳回决定和复审通知书中引用的对比文件，即
对比文件2：CN1604306A，公开日为2005年04月06日。
2.1、权利要求1-5不符合专利法第22条第3款的规定。
权利要求1要求保护一种具有多个半导体器件层的半导体结构，对比文件2公开了一种具有制作在不同晶向晶片上的器件层的三维CMOS集成电路，并具体公开了（参见说明书第5页第9段、第6页第5段、第7页第3段至第8页第5段，图1A-1C）：埋置绝缘层56，诸如是埋置的氧化层（第一掩埋氧化物）；半导体器件60（第一半导体器件层）制造在埋置绝缘层56上；用本技术领域熟练人员众所周知的常规CMOS工艺步骤来制造此至少一个半导体器件，例如借助于在SOI层表面上提供栅介质层，在栅介质层顶部上形成图形化的栅导体（第一半导体器件包括图案化的顶部表面），以及在图形化的栅导体的垂直侧壁上形成侧壁隔板（图案化的顶部表面），来制作FET；栅导体（图案化的顶部表面）高于含硅层58（沟道材料）的顶面；互连介质62（毯式层，包括绝缘材料）；图1C示出互连介质62为单个层，其制造在图形化的栅导体上方，与埋置绝缘层56接触；第一和第二互连结构被彼此键合，第二互连结构50包括互连介质62（粘合/缓冲层），第一互连结构10包括埋置绝缘层16（第二掩埋氧化物，接合至所述单个毯式层）；第一互连结构10包括位于第一绝缘体上硅衬底12的第一含硅层18的表面上的至少一个半导体器件20（第二半导体器件层,制造在所述第二掩埋氧化物上）；图1B示出互连介质62具有均匀的材料组成且从半导体器件60的顶面至埋置绝缘层16连续不间断地延伸的单个层，互连介质62与半导体器件60的顶面接触；半导体器件20位于第一含硅层18（沟道材料）的表面上，当半导体器件20是nFET时，半导体器件60是位于晶向为(110)的第二含硅层58（沟道材料）上的pFET，当半导体器件20是pFET时，半导体器件 60是位于晶向为(100)的第二含硅层58上的nFET（由第一类型的沟道材料制造所述第一半导体器件层，由第二类型的沟道材料制造所述第二半导体器件层）。
权利要求1和对比文件2相比，其区别技术特征是：（1）由沟道材料形成的突出于所述第一掩埋氧化物的鳍结构，所述图案化的顶部表面高于所述鳍结构的顶面，单个毯式层还从第一半导体器件层的侧壁表面延伸并且与侧壁表面接触；（2）所述第一类型的沟道材料包括Ge，所述第二类型的沟道材料是GaAs。由此确定权利要求1相对于对比文件2实际解决的技术问题是：（1）在提高晶体管器件密度的同时保证器件性能；（2）提高PMOS和NMOS晶体管的性能。
对于区别技术特征（1），对比文件2涉及平面晶体管结构，而本申请涉及鳍型晶体管结构，在本领域中为了提高器件密度，缩小沟道尺寸的同时抑制短沟道效应，保证器件性能，将平面晶体管结构改进为鳍型器件是本领域技术人员的常用技术手段，而在鳍型晶体管中，沟道材料为突出掩埋氧化物的鳍结构，栅极结构（图案化的顶部表面）高于鳍结构的顶面，是公知常识，记载在教科书等技术书籍中（例如证据①：《硅技术的发展和未来》，P.希弗特等，冶金工业出版社，2009年02月，第341-343页和图18.16）。因此，在对比文件2公开了互连介质62完整填充下方结构图形的基础上，当其半导体器件 60（第一半导体器件层）替换为存在侧壁的鳍型晶体管结构时，得到互连介质62（毯式层）从第一半导体器件层的侧壁表面延伸并且与侧壁表面接触，对于本领域技术人员而言是显而易见的。
对于区别技术特征（2），在本领域中，Ge用于PMOS器件，GaAs的III-V族材料用于NMOS器件，可以提高载流子迁移率，提高器件性能，这是本领域的常用技术手段，是公知常识，记载在教科书等技术书籍中。例如，证据②（《有机光电子技术》，文尚胜等，华南理工大学出版社，2013年08月，第73页）和证据③（《车辆电气装置》，章音，中国铁道出版社，1981年01月，第33页）公开了锗制造晶体管和PMOS器件，证据④（《半导体材料技术》，褚君浩等，浙江科学技术出版社，2010年02月，第124页）和证据⑤（《半导体器件物理基础（第二版）》，曾树荣，北京大学出版社，2007年01月，第143页）公开了GaAs用于制作场效应晶体管和NMOS器件。在对比文件2公开了要制作两个不同的半导体器件的基础上, 第一半导体器件可以是pFET，第二半导体器件可以是nFET（参见对比文件2说明书第4页第12段），根据器件的实际需要（例如载流子迁移率等）具体设置第一类型的沟道材料包括Ge，第二类型的沟道材料是GaAs仅涉及本领域技术人员的常规选择，不需要付出创造性的劳动。
因此，在对比文件2的基础上结合公知常识得到权利要求1，对于本领域技术人员而言是显而易见的。权利要求1不具有突出的实质性特点和显著的进步，不具备创造性。
权利要求2和3分别对权利要求1做了进一步限定，其附加技术特征也被对比文件2公开（参见说明书第8页第4段）：当半导体器件20（第二半导体器件层）是nFET（NMOS器件）时，半导体器件60（第一半导体器件层）是位于晶向为(110)的第二含硅层58上的pFET（PMOS器件），当半导体器件20是pFET时，半导体器件 60是位于晶向为(100)的第二含硅层58上的nFET。并且，上述特征在对比文件2中的作用和其在权利要求2和3中相同，都是得到包括具有PMOS器件的一个层和具有NMOS器件的另一个层的半导体结构，因而本领域技术人员有动机采用对比文件2的上述技术内容得到权利要求2和3的技术方案。因此，当其引用的权利要求不具备创造性时，权利要求2和3也不具备创造性。
权利要求4对权利要求1做了进一步限定，权利要求5对权利要求4做了进一步限定，其附加技术特征也被对比文件2公开（参见说明书第7页第4段、第8页第2和3段）：位于第二绝缘体上硅衬底52（绝缘体上半导体衬底）的第二含硅层58表面上的至少一个半导体器件60（第一半导体器件），衬底52还包括底部含硅层54和埋置的绝缘层56（第一掩埋氧化物）；位于第一绝缘体上硅衬底12（绝缘体上半导体衬底）的第一含硅层18的表面上的至少一个半导体器件20（第二半导体器件），衬底12包括埋置绝缘层16（第二掩埋氧化物）。并且，上述特征在对比文件2中的作用和其在权利要求4和5中相同，都是提高集成密度、简化工艺，因而本领域技术人员有动机采用对比文件2的上述技术内容得到权利要求4和5的技术方案。因此，当其引用的权利要求不具备创造性时，权利要求4和5也不具备创造性。
2.2、权利要求6-10不符合专利法第22条第3款的规定。
权利要求6要求保护一种制造多个半导体器件层结构的方法，对比文件2公开了一种制造制作在不同晶向晶片上的器件层的三维CMOS集成电路的方法，并具体公开了（参见说明书第5页第9段、第6页第5段、第7页第3段至第9页第2段，图1A-1C）：提供了包含位于第二绝缘体上硅衬底52（第一晶圆）的第二含硅层58（第一沟道材料）表面上的至少一个半导体器件60（由所述第一沟道材料制造第一半导体器件层）的第二互连结构50，衬底52还包括底部含硅层54和埋置绝缘层56，埋置绝缘层诸如是埋置的氧化层（第一掩埋氧化物，所述第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料）；用本技术领域熟练人员众所周知的常规CMOS工艺步骤来制造此至少一个半导体器件，例如借助于在SOI层表面上提供栅介质层，在栅介质层顶部上形成图形化的栅导体（第一半导体器件包括图案化的顶部表面），以及在图形化的栅导体的垂直侧壁上形成侧壁隔板（图案化的顶部表面），来制作FET；制造互连介质62（毯式层，包括绝缘材料）；图1C示出互连介质62为单个层，其制造在图形化的栅导体上方，与埋置绝缘层56接触；第一和第二互连结构被彼此键合，第二互连结构50包括互连介质62（粘合/缓冲层）；第一互连结构10包括位于第一绝缘体上硅衬底12（第二晶圆）的第一含硅层18（第二沟道材料）的表面上的至少一个半导体器件20（由所述第二沟道材料制造第二半导体器件层）, 衬底12包括埋置绝缘层16（第二掩埋氧化物，所述第二晶圆包括接合至第二掩埋氧化物层的第二沟道材料）；第一和第二互连结构被彼此键合，第一互连结构10包括埋置绝缘层16，第二互连结构50包括互连介质62（将所述第二掩埋氧化物层接合至所述单个毯式层）；图1C还示出了用光刻、腐蚀、以及导电金属的淀积形成的可选垂直互连75的存在，两个半导体器件之间直接连接，使用垂直互连75是优选的（将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连）；图1B示出互连介质层62具有均匀的材料组成且从半导体器件60的顶面至埋置绝缘层16连续不间断地延伸的单个层, 互连介质62与半导体器件60的顶面接触。
权利要求6和对比文件2相比，其区别技术特征是权利要求1与对比文件2的区别技术特征（1）和（2），以及（3）在将所述第二掩埋氧化物层接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层。由此确定权利要求6相对于对比文件2还要解决的技术问题（3）是调整多层器件的制造顺序。
对于区别技术特征（1）和（2），参见对权利要求1的评述。
对于区别技术特征（3），对比文件2还公开了（参见说明书第9页第5段至第10页第2段，图2A-2C）：图2A示出了一种初始结构，它包括SOI层128上具有半导体器件130（第一半导体器件层）的预先制作的晶片120，晶片120还可以包括互连区，此互连区包括介质132（单个毯式层）；接着，具有结晶学取向不同于SOI层128的SOI层96 的覆盖SOI晶片90，被层叠在图2A所示的结构顶部，这些层叠结构被键合，就提供了图2B所示的结构，参考号94表示覆盖SOI 晶片90的埋置绝缘层（第二掩埋氧化物）；然后用研磨、化学机械抛光、和/或腐蚀的方法，去除覆盖SOI 晶片90的底部含硅层92和埋置绝缘层94，以便暴露覆盖SOI晶片90的SOI层96（第二沟道材料），将诸如nFET或pFET之类的半导体器件118（第二半导体器件层）制作在SOI层96上（在将所述第沟道材料接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层）。可见，对比文件2还公开了先接合再形成器件的工艺。本领域技术人员基于对比文件2图1B中埋置绝缘层16接合至互连介质62的结构，以及对比文件2图2C中接合后在SOI层96上制作半导体器件118的工艺，容易想到在将所述第二掩埋氧化物层接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层。
因此，在对比文件2的基础上结合公知常识得到权利要求6，对于本领域技术人员而言是显而易见的。权利要求6不具有突出的实质性特点和显著的进步，不具备创造性。
权利要求7和8的附加技术特征与权利要求4和5的相同，权利要求9和10的附加技术特征与权利要求2和3的相同，参见对权利要求2-5的评述，当其引用的权利要求不具备创造性时，权利要求7-10也不具备创造性。
2.3、权利要求11-16不符合专利法第22条第3款的规定。
权利要求11要求保护一种制造多个半导体器件层结构的方法，对比文件2还公开了（参见说明书第5页第9段、第6页第5段、第7页第3段至第8页第5段，图1A-1C）：提供了包含位于第二绝缘体上硅衬底52（第一SOI晶圆）的第二含硅层58（第一沟道材料）表面上的至少一个半导体器件60（由所述第一沟道材料制造第一半导体器件层）的第二互连结构50，衬底52还包括底部含硅层54和埋置绝缘层56，埋置绝缘层诸如是埋置的氧化层（第一掩埋氧化物，所述第一SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料）；用本技术领域熟练人员众所周知的常规CMOS工艺步骤来制造此至少一个半导体器件，例如借助于在SOI层表面上提供栅介质层， 在栅介质层顶部上形成图形化的栅导体（第一半导体器件包括图案化的顶部表面），以及在图形化的栅导体的垂直侧壁上形成侧壁隔板（图案化的顶部表面），来制作FET；制造互连介质62（毯式层，包括绝缘材料）；图1C示出互连介质62为单个层，其制造在图形化的栅导体上方，与埋置绝缘层56接触；第一和第二互连结构被彼此键合，第二互连结构50包括互连介质62（粘合/缓冲层）；第一互连结构10包括位于第一绝缘体上硅衬底12（第二晶圆）的第一含硅层18（第二沟道材料）的表面上的至少一个半导体器件20（由所述第二沟道材料制造第二半导体器件层）, 衬底12包括埋置绝缘层16（第二掩埋氧化物）；第一和第二互连结构被彼此键合，第一互连结构10包括埋置绝缘层16，第二互连结构50包括互连介质62（将包括第二沟道材料和第二掩埋氧化物的第二晶圆接合至所述单个毯式层）； 图1B示出互连介质62具有均匀的材料组成且从半导体器件60的顶面至埋置绝缘层16连续不间断地延伸的单个层，互连介质62与半导体器件60的顶面接触。
权利要求11和对比文件2相比，其区别技术特征是权利要求1与对比文件2的区别技术特征（1）和（2），以及（4）在将所述第二晶圆接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层。由此确定权利要求11相对于对比文件2还要解决的技术问题（4）是调整多层器件的制造顺序。
对于区别技术特征（1）和（2），参见对权利要求1的评述。
对于区别技术特征（4），参见对权利要求6的区别技术特征（3）的评述，对比文件2还公开了先接合再形成器件的工艺（参见说明书第9页第5段至第10页第2段，图2A-2C）。本领域技术人员基于对比文件2图1B中埋置绝缘层16接合至互连介质62的结构，以及对比文件2图2C中接合后在SOI层96上制作半导体器件118的工艺，容易想到在将所述第二晶圆接合至所述单个毯式层之后，由所述第二沟道材料制造第二半导体器件层。
因此，在对比文件2的基础上结合公知常识得到权利要求11，对于本领域技术人员而言是显而易见的。权利要求11不具有突出的实质性特点和显著的进步，不具备创造性。
权利要求12和13的附加技术特征与权利要求2和3的相同，参见对权利要求2和3的评述，当其引用的权利要求不具备创造性时，权利要求12和13也不具备创造性。
权利要求14和15分别对权利要求11做了进一步限定，其附加技术特征是本领域的公知常识。在本领域中，用在沟道材料上沉积氧化物材料的方式来形成SOI衬底，以及根据器件的实际布局需要对第二沟道材料进行平坦化以便于后续处理，都是本领域技术人员的常用技术手段，是公知常识。因此，当其引用的权利要求不具备创造性时，权利要求14和15也不具备创造性。
权利要求16对权利要求11做了进一步限定，其附加技术特征被对比文件2公开了（参见说明书第9页第2段）：图1C还示出了用光刻、腐蚀、以及导电金属的淀积形成的可选垂直互连75的存在，两个半导体器件之间直接连接，使用垂直互连75是优选的（将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连）。并且，上述特征在对比文件2中的作用和其在权利要求16中相同，都是实现器件的互连，因而本领域技术人员有动机采用对比文件2的上述技术内容得到权利要求16的技术方案。因此，当其引用的权利要求不具备创造性时，权利要求16也不具备创造性。
对复审请求人相关意见的评述
合议组认为：对比文件2公开了互连介质62（毯式层）完整填充下方结构图形，也就是互连介质62与下方器件的外表面接触，因而当半导体器件 60（第一半导体器件层）替换为存在侧壁的鳍型晶体管结构时，互连介质62从第一半导体器件层的侧壁表面延伸并且与侧壁表面接触，是本领域技术人员显而易见得到的，含硅层58的存在不影响互连介质62与鳍型晶体管结构侧壁表面的接触。复审请求人认为本申请具有创造性的理由不成立。
基于上述事实和理由，本案合议组依法作出如下审查决定。
三、决定
维持国家知识产权局于2018年11月14日对本申请作出的驳回决定。
如对本复审请求审查决定不服，根据专利法第41条第2款的规定，复审请求人可以自收到本决定之日起三个月内向北京知识产权法院起诉。
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