发明创造名称：半导体结构中元件间的空隙作为隔离的用途
外观设计名称：
决定号：40356
决定日：2019-05-17
委内编号：4W107870
优先权日：2003-05-21
申请（专利）号：200480013991.1
申请日：2004-05-03
复审请求人：
无效请求人：美光科技有限公司
授权公告日：2008-10-22
审定公告日：
专利权人：创新记忆系统公司
主审员：熊洁
合议组组长：孙学锋
参审员：沈丽
国际分类号：
外观设计分类号：
法律依据：专利法第26条第3、4款，专利法第22条第3款
决定要点：如果一项权利要求请求保护的技术方案中的某些技术特征既没有被其他多篇对比文件公开，且也没有证据表明上述技术特征为本领域的公知常识，且上述技术特征还使得该权利要求的技术方案具有有益的技术效果，则该权利要求相对于该多篇对比文件的和公知常识的任意组合均具备创造性。
全文：
本专利授权公告的权利要求书如下：
“1. 一种形成于一半导体衬底上的非易失性存储单元阵列，其包含：
由所述衬底承载的电荷存储元件的一阵列；
多条导电性控制栅极线，其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，
其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一；和
沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙，
其中所述电荷存储元件是导电性浮动栅极且所述控制栅极线向下延伸至沿所述第一方向的各相邻浮动栅极之间。
2. 如权利要求1所述的阵列，其中所述介质材料包括二氧化硅及氮化硅中的至少一种材料。
3. 如权利要求1所述的阵列，其中所述控制栅极线包括在所述第一方向上沿各横排电荷存储元件延伸的字线。
4. 如权利要求3所述的阵列，其中所述电荷存储元件沿所述第二方向上的各纵列形成多个由多个电荷存储晶体管组成的串联串。
5. 如权利要求1所述的阵列，其中所述分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的八分之一。
6. 一种形成于一半导体衬底上的非易失性存储单元阵列，其包含：
由所述衬底承载的电荷存储元件的一阵列；
多条导电性控制栅极线，其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述 第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，
其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一；和
沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙，
其中所述控制栅极线包括在所述第一方向上沿电荷存储元件的行延伸的字线且所述介质材料和所述空隙位于所述电荷存储元件之间沿所述第二方向的空间的每隔一个空间内，且导电性材料延伸入所述空间中的未填充介质材料的空间内直至所述衬底，以形成在各纵列电荷存储元件上第二方向延伸的导电线。
7. 一种制造一非易失性存储器的方法，其包括：
在一半导体衬底的一表面上形成电荷存储元件的一阵列，在所述电荷存储元件阵列与所述衬底表面之间设有一第一介质层；
在所述电荷存储元件上方形成沿一第一方向延伸的控制栅极，在所述控制栅极与所述电荷存储元件之间设有一第二介质层，所述控制栅极沿横跨所述阵列的一第二方向间隔开，所述第一方向与所述第二方向彼此正交，
在所述控制栅极上方形成一第三介质层，其中所述电荷存储元件、所述第二介质层、所述控制栅极和所述第三介质层形成分层结构，所述分层结构的相对侧壁沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一；及
在所述侧壁之间的空间内形成一介质，以封闭所述空间的顶部，而在所述电荷存储元件之间的空间的较低部分内留下空隙。
8. 如权利要求7所述的方法，其中在所述空间内形成所述介质的步骤包括 使用硅烷气体。
9. 如权利要求7所述的方法，其中在所述空间内形成所述介质的步骤包括在沿所述第二方向的小于全部的空间内形成所述介质，所述方法还包括在沿所述第二方向的所述空间中未填充介质材料的空间内形成导电材料。
10. 如权利要求7所述的方法，其中在所述空间内形成所述介质的步骤包括采用以下方式形成所述介质：以某一范围沿所述第二方向留下所述空隙，所述范围是所述相对侧壁沿所述第二方向的间隔距离的一半或一半以上。
11. 如权利要求7所述的方法，其中所述分层结构具有沿所述第二方向的相对侧壁，所述相对侧壁之间的间距是一小于所述分层结构厚度的八分之一的距离。
12. 一种制造一非易失性存储器的方法，包括：
横跨一半导体衬底表面的至少一存储器阵列区域形成一第一介质层；
在所述第一介质层上方沉积一第一导电材料层；
将所述第一导电材料层分隔成一第一组导电性条带，所述第一组导电性条带具有多个沿横跨所述存储器阵列区域的一第一方向延伸的长度并沿横跨所述存储器阵列区域的一第二方向间隔开，所述第一方向与所述第二方向彼此正交；
形成一至少横跨所述第一组导电性条带的第二介质层；
在包括所述第二介质层在内的所述存储器阵列区域上方沉积一第二导电材料层；
在所述第二导电材料层上方形成一第三介质材料层；
将所述第二导电材料层及所述第三介质材料层分隔成一第二组导电性条带，所述第三介质材料层位于所述第二组导电性条带的上方，所述第二组导电性条带具有多个沿横跨所述存储器阵列区域的所述第二方 向延伸的长度，并沿横跨所述存储器阵列区域的所述第一方向间隔开；
移除所述第一组导电性条带中位于所述第二组导电性条带之间的部分，以形成浮动栅极，进而在沿所述第一方向的所述第二组导电性条带中的相邻条带之间形成空间，所述空间具有一分层结构的侧壁，所述分层结构包含所述第一及第二导电性条带和所述第二介质及第三介质材料层，其中所述分层结构的高度超过相邻分层结构之间的间距的五倍；及
在相邻分层结构之间的所述空间内形成一介质，以便封闭所述空间的顶部，但在所述浮动栅极之间的所述空间的较低部分留下空隙。
13. 如权利要求12所述的方法，其中在所述空间内形成所述介质的步骤包括使用硅烷气体。
14. 如权利要求12所述的方法，其中在所述空间内形成所述介质的步骤包括采用以下方式来形成所述介质：以某一范围沿所述第一方向留下空隙，所述范围是所述第二组导电性条带之间的空间尺寸的一半或一半以上。
15. 如权利要求12所述的方法，其中所述分层结构的高度超过相邻分层结构之间的间距的八倍。”
针对上述专利权，请求人于2018年09月26日向国家知识产权局提出无效宣告请求，并提交了如下证据：
证据1：US2OO2/0130355A1，公开日为2002年09月19日；
证据2：Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation, Jae-Euk Lee et al.，IEEE Electron Device Letters, 第23卷, No. 5, 2002年05月；
证据3：JP特开2000-100976A，公开日为2000年04月07日。
请求人提出的无效理由为：基于证据1-3，本专利权利要求1-15不符合专利法第22条第3款规定的创造性。
2018年09月29日，国家知识产权局向双方当事人发出无效宣告请求受理通知书，并将无效宣告请求书及其附带的证据副本转送给专利权人。
2018年10月26日，请求人补充提交了意见陈述书及如下证据：
证据1：US2OO2／0130355A1及其中文译文，公开日为2002年09月19日；
证据2：Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation, Jae-Euk Lee et al.，IEEE Electron Device Letters及其中文译文，第23卷, No. 5, 2002年05月；
证据3：JP特开2000-100976A及其中文译文，公开日为2000年04月07日；
证据4：US2OO2／OO8O659A1及其中文译文，公开日为2002年06月27日；
证据5：US6531376B1及其中文译文，公开日为2003年03月11日；
证据6：JP2002319638A及其中文译文，公开日为2002年10月31日；
证据7：CNll8364lA，公开日为1998年06月03日：
证据8：CNll9O249A，公开日为1998年08月12日；
证据9：低压化学气相沉积（LPCVD）技术，李云奇主编，《真空镀膜技术与设备》，封面，版权页，内容简介页，目录1-3页，191-193页，封底，1989年10月第1版，1989年10月第1次印刷；
证据10：A 2GB NAND Memory with 0.044μm2 Cell Size using 90nm Flash Technology及其中文译文, Dong-Chan Kim et.al 第919-922页，IEDM（International Electron Devices Meeting）2002,公开日为2002年12月31日；
证据11：Modeling particle formation during low-pressure silane oxidation：Detailed chemical kinetics and aerosol dynamics，及其中文译文, JVAC.Sci Technol.A 19(3) ,公开日为2001年6月30日；
证据12：Highly manufacture 1 Gb NAND Flash using 0.12 μm process technology 及其中文译文, Jung-Dal Choi et.al, page(s)2.1.1-2.1.4,IEDM(International Electron Devices Meeting)2001，公开日为2001年12月31日；
证据13：A High-Density and Low-Cost Self-Aligned Shallow Trench Isolation NOR Flash Technology with 0.14 μm2 Cell Size及其中文译文, Y.H.Song et al, page(s)2.4.1-2.4.4,IEDM(Internation Electron Devices Meeting)2001, 公开日为2001年12月31日；
证据14：US6303464B1及其中文译文，公开日为2001年10月16日；
证据15：US6151248A及其中文译文，公开日为2000年11月21日；
证据16：美国专利审判和上诉委员会（PTAB）对本专利美国同族的无效决定。
请求人补充的无效理由为：
1.本专利说明书不符合专利法26条3款的规定，涉及权利要求7-11、14；
2.权利要求7-11得不到说明书支持，不符合专利法26条4款的规定；
3.基于证据1-15，本专利权利要求1-15不符合专利法第22条第3款的规定，具体组合方式如下：
3.1.权利要求1
3.1.1.以证据1作为最接近的现有技术
权利要求1相对于证据1和公知常识的结合，或证据1、证据2的结合，或证据1、证据2和公知常识的结合，或证据1、证据4，或证据1、证据4和公知常识的结合，或证据1、证据4、证据2的结合，或证据1、证据4、证据2和公知常识的结合，或证据1、证据4、证据3的结合，或证据1、证据4、证据3和公知常识的结合，或证据1、证据4、证据15的结合，或证据1、证据4、证据15和公知常识的结合，或证据1、证据5的结合，或证据1、证据5和公知常识的结合，或证据1、证据5、证据2，或证据1、证据5、证据2和公知常识的结合，或证据1、证据5、证据3，或证据1、证据5、证据3和公知常识的结合，或证据1、证据5、证据15，或证据1、证据5、证据15和公知常识的结合，或证据1、证据10，或证据1、证据10和公知常识的结合，或证据1、证据10、证据2，或证据1、证据10、证据2和公知常识的结合，或证据1、证据10、证据3的结合，或证据1、证据10、证据3和公知常识的结合，或证据1、证据10、证据15的结合，或证据1、证据10、证据15和公知常识的结合，或证据1、证据12，或证据1、证据12和公知常识的结合，或证据1、证据12、证据2的结合，或证据1、证据12、证据2和公知常识的结合，或证据1、证据12、证据3的结合，或证据1、证据12、证据3和公知常识的结合，或证据1、证据12、证据15的结合，或证据1、证据12、证据15和公知常识的结合，或证据1、证据13，或证据1、证据13和公知常识的结合，或证据1、证据13、证据2，或证据1、证据13、证据2和公知常识的结合，或证据1、证据13、证据3的结合，或证据1、证据13、证据3和公知常识的结合，或证据1、证据13、证据15的结合，或证据1、证据13、证据15和公知常识的结合不具备创造性。
3.1.2.以证据3为最接近的现有技术
权利要求1相对于证据3和公知常识的结合，或证据3、证据2的结合，或证据3、证据2和公知常识的结合，或证据3、证据4的结合，或证据3、证据4和公知常识的结合，或证据3、证据5，或证据3、证据5和公知常识的结合，或证据3、证据10的结合，或证据3、证据10和公知常识的结合，或证据3、证据12，或证据3、证据12和公知常识的结合，或证据3、证据13的结合，或证据3、证据13和公知常识的结合不具备创造性。
3.2.权利要求6
权利要求6相对于证据3、公知常识的结合，或证据3、证据2的结合，或证据3、证据2、公知常识的结合，或证据3、证据2、证据1的结合，或证据3、证据2、证据1、公知常识的结合，或证据3、证据2、证据4的结合，或证据3、证据2、证据4、公知常识的结合，或证据3、证据2、证据15的结合，或证据3、证据2、证据15、公知常识的结合，或证据3、证据4的结合，或证据3、证据4、公知常识的结合，或证据3、证据4、证据1的结合，或证据3、证据4、证据1、公知常识的结合，或证据3、证据4、证据15的结合，或证据3、证据4、证据15、公知常识的结合，或证据3、证据5，或证据3、证据5、公知常识的结合，或证据3、证据5、证据1的结合，或证据3、证据5、证据1、公知常识的结合，或证据3、证据5、证据4的结合，或证据3、证据5、证据4、公知常识的结合，或证据3、证据5、证据15的结合，或证据3、证据5、证据15、公知常识的结合，或证据3、证据10的结合，或证据3、证据10、公知常识的结合，或证据3、证据10、证据1的结合，或证据3、证据10、证据1、公知常识的结合，或证据3、证据10、证据4的结合，或证据3、证据10、证据4、公知常识的结合，或证据3、证据10、证据15的结合，或证据3、证据10、证据15、公知常识的结合，或证据3、证据12的结合，或证据3、证据12、公知常识的结合，或证据3、证据12、证据1的结合，或证据3、证据12、证据1、公知常识的结合，或证据3、证据12、证据4的结合，或证据3、证据12、证据4、公知常识的结合，或证据3、证据12、证据15的结合，或证据3、证据12、证据15、公知常识的结合，或证据3、证据13的结合，或证据3、证据13、公知常识的结合，或证据3、证据13、证据1的结合，或证据3、证据13、证据1、公知常识的结合，或证据3、证据13、证据4的结合，或证据3、证据13、证据4、公知常识的结合，或证据3、证据13、证据15的结合，或证据3、证据13、证据15、公知常识的结合不具备创造性。
3.3.权利要求7
3.3.1、以证据1作为最接近的现有技术
权利要求7相对于证据1和公知常识的结合，或证据1结合证据2的结合；或证据1、证据2结合公知常识；或证据1结合证据4的结合；或证据1、证据4和公知常识的结合；或证据1和证据5的结合；或证据1、证据5和公知常识的结合；或证据1和证据10的结合，或证据1、证据10和公知常识的结合，或证据1和证据12的结合，或证据1、证据12和公知常识的结合，或证据1和证据13的结合，或证据1、证据13和公知常识的结合不具备创造性。
3.3.2. 以证据3作为最接近的现有技术
权利要求3相对于证据3和公知常识的结合，或证据3和证据2的结合，或证据3、证据2和公知常识的结合，或证据3和证据4的结合，或证据3、证据4和公知常识的结合，或证据3和证据5的结合，或证据3、证据5和公知常识的结合，或证据3、证据10的结合，或证据3、证据10和公知常识的结合，或证据3和证据12的结合，或证据3、证据12和公知常识的结合，或证据3、证据13的结合，或证据3、证据13和公知常识的结合不具备创造性。
3.4.关于权利要求12
3.4.1.以证据1作为最接近的现有技术
权利要求12相对于证据1和公知常识的结合，或证据1和证据2的结合，或证据1、证据2和公知常识的结合，或证据1和证据4的结合，或证据1、证据4和公知常识的结合，或证据1、证据5的结合，或证据1、证据5和公知常识的结合，或证据1和证据10的结合，或证据1、证据10和公知常识的结合，或证据1和证据12的结合，或证据1、证据12和公知常识的结合，或证据1和证据13的结合，或证据1、证据13和公知常识的结合不具备创造性；
3.4.2、以证据3作为最接近的现有技术
权利要求12相对于证据3和公知常识的结合，或证据3和证据2的结合，或证据3、证据2和公知常识的结合，或证据3和证据4的结合，或证据3、证据4和公知常识的结合，或证据3和证据5的结合，或证据3、证据5和公知常识的结合，或证据3和证据10的结合，或证据3、证据10和公知常识的结合，或证据3和证据12的结合，或证据3、证据12和公知常识的结合，或证据3和证据13的结合，或证据3、证据13和公知常识的结合不具备创造性。
3.5.权利要求2的附加技术特征为公知常识，或被证据1，或证据3，或证据4，或证据5，或证据6，或证据8，或证据11公开；权利要求3的附加技术特征为公知常识，或被证据1，或证据4，或证据15公开；权利要求4的附加技术特征为公知常识，或被证据1，或证据4公开；权利要求5的附加技术特征为公知常识，或被证据1结合公知常识公开，或被证据1和证据2，或证据1和证据12，或证据1和证据13，或证据3和公知常识，或证据3和证据2，或证据3和证据10，或证据3和证据12，或证据3和证据13，或证据4，或证据5公开；从属权利要求8的附加技术特征被证据3，或证据7，或证据8，或证据9，或证据11，或证据14公开；从属权利要求9的附加技术特征被证据3公开；从属权利要求10的附加技术特征被证据5或证据6公开；从属权利要求13的附加技术特征被证据3，或证据7，或证据8，或证据9，或证据11，或证据14公开；从属权利要求14的附加技术特征被证据5，或证据6公开；从属权利要求15的附加技术特征为公知常识，或证据1和公知常识公开，或证据1和证据2，或证据1和证据12，或证据1和证据13，或证据3结合公知常识，或证据3和证据2，或证据3和证据10，或证据3和证据12，或证据3和证据13，或证据4，或证据5公开。
2018年11月06日，国家知识产权局向专利权人发出转文通知书，将请求人2018年10月26日提交的意见陈述书及所附附件转给专利权人。
2018年12月20日，专利权人提交了意见陈述书，其中认为：请求人提交的所有无效理由不成立。
2019年01月18日，国家知识产权局向双方当事人发出无效宣告请求口头审理通知书，定于2019年03月06日进行口头审理。
口头审理如期举行，双方当事人均出席了口头审理，明确了如下事项：
专利权人对证据1-15的真实性、公开日期没有异议，对所有中文译文的准确性没有异议；
请求人表示证据16仅供合议组参考；
请求人当庭明确所有的无效理由和证据以2018年10月26日提交的意见陈述书及证据为准。
双方当事人均当庭充分发表了意见。
至此，合议组认为本案的事实已经清楚，可以作出审查决定。
二、决定的理由
1、审查文本
专利权人在本专利的无效宣告请求审查阶段未对申请文件进行修改，因此，本决定所依据的审查文本为本专利授权公告文本。
2、证据的认定
请求人提交的证据1、3-8、14-15均为专利文献，其中证据1、3、4、5、6、14、15均为外国专利文献，证据2、10-13均为国外科技期刊文献，证据9为中国教科书，专利权人对所有证据的真实性、合法性、公开日期无异议，对证据1-6、10-15的中文译文准确性无异议；关于证据1-15，合议组经审查未发现影响其真实性的瑕疵，对证据1-15的真实性予以认可，对证据1-6、10-15的中文译文准确性予以认可，上述证据的公开日期均早于本专利的申请日，因此证据1-15可以作为评价本专利权利要求的现有技术。
3、专利法第26条第3款
专利法第26条第3款规定：说明书应当对发明或者实用新型作出清楚、完整的说明，以所属技术领域的技术人员能够实现为准。
3.1.权利要求7-11
请求人认为，权利要求7限定了“在一半导体衬底的一表面上形成电荷存储元件的一阵列，在所述电荷存储元件阵列与所述衬底表面之间设有一第一介质层”。说明书未具体说明如何在一半导体衬底的一表面上形成电荷存储元件的一阵列和如何在所述电荷存储元件阵列与所述衬底表面之间设有一第一介质层，本领域技术人员不清楚如何实现上述技术特征，因此，本专利说明书公开不充分，不符合专利法第26条第3款的规定，引用权利要求7的权利要求8-11也不符合专利法第26条第3款的规定。
对此，合议组认为，本专利说明书明确记载了（参见本专利说明书第7页倒数第2段）：“图2A及图2B以沿分别横跨图1的阵列的y方向及x方向延伸的截面图形式显示数个初步处理步骤的结果。首先，在半导体衬底29的由所述阵列占据的衬底区域的一表面27上形成栅极介质层25。层25可以是在表面27上生长至约90埃厚度的二氧化硅。然后，横跨介质层25沉积一多晶硅层，由该多晶硅层形成隔离的浮动栅极。这个多晶硅层的厚度可大约为1500埃。可作为沉积过程的一部分或在沉积后通过离子植入来以导电方式掺杂该多晶硅。首先，通过蚀刻步骤将这个多晶硅层分隔成条带31-33，这些条带具有y方向延伸的长度，及沿x方向的宽度和间隔，所述宽度和间隔优选为所用方法所允许的最小值。”根据以上记载，本领域技术人员完全能够理解如何在半导体衬底的表面上形成电荷存储元件阵列，在电荷存储元件阵列的衬底表面设置有第一介质层，因此权利要求7-11以及所涉及的说明书公开充分，符合专利法第26条第3款的规定。
3.2.权利要求10、14
请求人认为，权利要求10和权利要求14附加技术特征为“其中在所述空间内形成所述介质的步骤包括采用以下方式形成所述介质：以某一范围沿所述第二方向留下所述空隙，所述范围是所述相对侧壁沿所述第二方向的间隔距离的一半或一半以上”。说明书仅在第10页第1段第9-12行记载了：“在图4中，空隙47沿y方向的宽度是相对浮动栅极的区域内（例如，浮动栅极12与15之间）”的技术特征，并未对具体的实现方式进行说明，本领域技术人员不知道如何实现该特征，因此说明书及相应的权利要求10和14公开不充分。
对此，合议组认为，权利要求10引用权利要求7，权利要求14引用权利要求12。权利要求7和12限定了分层结构的纵横比大于5:1。通过这样纵横比的设置，在沉积介质时可使得空隙沿空间的相对侧占据这些空间的大部分宽度。且出于沉积材料和空隙的介电参数之间的相对关系，采用其中任一种材料都可使空隙47占据空间41中尽可能多的宽度，并且在尽可能多的构成空间41的边界的垂直浮动栅极表面区域上方延伸（参见说明书第15页第1段）。由此可见，说明书已经对请求保护的发明进行了充分的说明。权利要求10、14所涉及的说明书公开充分，符合专利法第26条第3款的规定。
4、专利法第26条第4款
专利法第26条第4款规定：权利要求书应当以说明书为依据，清楚、简要地限定要求专利保护的范围。
4.1 权利要求7-11
请求人认为，权利要求7包括技术特征“在一半导体衬底的一表面上形成电荷储存元件的一阵列，在所述电荷存储元件阵列与所述衬底表面之间设有一第一介质层；在所述电荷存储元件上方形成沿一第一方向延伸的控制栅极，在所述控制栅极与所述电荷存储元件之间设有一第二介质层，所述控制栅极沿横跨所述阵列的一第二方向间隔开，所述第一方向与所述第二方向彼此正交”，而说明书仅记载了“在栅极介质层25沉积多晶硅层，将多晶硅层分隔成条带31-33，并在条带31-33上方形成介质层35，在介质层35上方形成第二掺杂多晶硅层，将第二掺杂多晶硅或多晶硅/金属层分隔成控制栅极线21-23，并刻蚀掉其间的第一掺杂多晶硅层条带31-33的暴露部分，从而将这些第一多晶硅条带分隔成各浮动栅极11-19”。因此，说明书并未记载权利要求7所包含的技术方案，而且权利要求7也无法从说明书所记载的方案概括得出。所以权利要求7未以说明书为依据，得不到说明书的支持，不符合专利法第26条第4款的规定。权利要求8-11引用权利7，亦不符合专利法第26第4款的规定。
对此，合议组认为，本专利说明书第7页倒数第2段至第13页第2段记载了如何通过沉积、蚀刻和条带化等常规半导体工艺手段在半导体衬底的表面上形成具有第一电介质层的电荷存储元件阵列，以及在电荷储存元件上形成第二介质层和控制栅极，并且其中所述第一方向和第二方向彼此正交。因此，权利要求7-11能够得到说明书的支持。
4.2 权利要求9
请求人认为，权利要求9包括技术特征“在所述空间内形成所述介质的步骤包括在沿所述第二方向的小于全部的空间内形成所述介质”，而说明书仅记载了“将介质83及空隙85设在漏极区93上方每隔一个这样的空间”的实现方式。请求人认为，本领域技术人员不清楚其他实现方式是否能够解决相同的技术问题、达到相同的技术效果，例如，在第二方向包括的全部空间中，仅在其中一个空间内形成介质和空隙，因此权利要求9不符合专利法第26条第4款的规定。
对此，合议组认为，请求人的主张其实是认为本专利的隔离技术根据说明书的记载应是适用于例如ETOXTM的半导体阵列。但本专利提供的隔离技术并不仅仅局限于为某一阵列特制，而是具有普遍通用性。本专利的方案既可适用于特定NAND阵列，也可适用于ETOXTM阵列等等。本领域能够合理预期本专利提供的方案同样适用于在部分空间填充介质以封闭空间顶部而在电荷存储元件之间的较低部分留下空隙的方案；这是完全能够根据本专利充分公开的内容概括得出的。
综上，权利要求7-11能够得到说明书的支持，符合专利法第26条第4款的规定。
5.专利法第22条第3款
创造性，是指同申请日以前已有的技术相比，该发明有突出的实质性特点和显著的进步，该实用新型有实质性特点和进步。
如果一项权利要求请求保护的技术方案中的某些技术特征既没有被其他多篇对比文件公开，且也没有证据表明上述技术特征为本领域的公知常识，且上述技术特征还使得该权利要求的技术方案具有有益的技术效果，则该权利要求相对于该多篇对比文件的和公知常识的任意组合均具备创造性。
5.1.关于权利要求1
5.1.1.以证据1作为最接近的现有技术
权利要求1请求保护一种形成于一半导体衬底上的非易失存储单元阵列。
证据1公开了形成在半导体衬底10上的非易失性存储单元阵列，并具体公开了以下特征：如图1所示，一个存储单元阵列中的8个存储单元形成在半导体衬底10上，每个存储单元具有存储单元栅13，各存储单元栅13具有成为电荷累积层的浮动栅极14（相当于“电荷存储元件，是导电性浮动栅极”）和控制栅极16，一行中的一个存储单元栅13的控制栅极16与该行中另一个存储单元栅13的控制栅极共用且形成字线1（相当于“导电性控制栅极线”）（参见证据1的[0091]段）；8条字线1在第一方向上延伸，沿第二方向彼此平行间隔布置，间隔距离等于浮动栅极14沿第二方向的间隔距离，第一方向和第二方向彼此正交（参见证据1的[0084]段，图1、3）；包括浮动栅极14和控制栅极16的存储单元栅13沿第二方向间隔开（相当于“其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开”），8条字线被安排成彼此平行并在行方向上延伸，多个栅极串联连接，并且在栅极之间不存在接触（相当于“所述控制栅极线向下延伸至沿所述第一方向的各相邻浮动栅极之间”）；存储单元栅之间的距离约为0.2μm或更小，高度约为0.6μm（参见证据1的图1、说明书第[0105]段、[0112]段），即间隔距离小于厚度的三分之一；第一绝缘膜25（相当于“介质材料”）沿第二方向嵌入存储单元栅13之间，从证据1的图16可以明显看出：第一绝缘膜25填充存储单元栅13之间的空间的顶部部分，同时在存储单元栅13的相邻浮动栅极14之间留下空隙（相当于权利要求1中的“沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙）。
请求人认为，证据1公开了控制栅极形成字线1在行方向延伸且栅极之间不存在接触，相当于隐含公开了“控制栅极线向下延伸至沿所述第一方向的各相邻浮动栅极之间”。如证据1的图1和图3所示，存储单元栅13沿第二方向间隔开，相当于“至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开”。因此，权利要求1与证据1相比，区别在于：分层结构的间隔距离小于分层结构的厚度的五分之一。
专利权人认为：证据1没有公开本专利权利要求1具体限定的“所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一；和沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙”。这两项特征作为一个整体体现了本专利发明的实质精神—具体设置分层结构的纵横比（aspect ratio）来实现通过在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质来提供相邻电荷存储元件之间的隔离，且纵横比大于5或更大，且还具有能够灵活选择沉积材料、不依赖于分辨元件大小等诸多有益技术效果。
对于请求人的观点，合议组认为：证据1并没有文字记载“控制栅极线向下延伸到各个相邻的浮动栅极之间”，且本领域技术人员根据证据1的记载也无法直接地、毫无疑异地确定证据1中的控制栅极线会向下延伸到各个相邻的浮动栅极之间，因此，证据1并没有隐含公开“控制栅极线向下延伸到各个相邻的浮动栅极之间”。
对于专利权人的观点，合议组认为：证据1已经公开了：8条字线1在第一方向上延伸，沿第二方向彼此平行间隔布置，间隔距离等于浮动栅极14沿第二方向的间隔距离，第一方向和第二方向彼此正交（参见证据1的[0084]段，图1、3）；包括浮动栅极14和控制栅极16的存储单元栅13沿第二方向间隔开，相当于权利要求1中“其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开”。从证据1的图16可以明显看出：第一绝缘膜25填充存储单元栅13之间的空间的顶部部分，同时在存储单元栅13的相邻浮动栅极14之间留下空隙，相当于权利要求1中的“沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙”。权利要求1中的“所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一”和“沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙”是两个分开的技术特征，并不是一个整体的技术特征，其是可以分开的。
因此，权利要求1与证据1的区别技术特征在于：（1）控制栅极线向下延伸到各个相邻的浮动栅极之间；（2）电荷存储元件和所述控制栅极线的分层结构之间的间隔距离小于所述分层结构的厚度的五分之一。
根据上述区别技术特征，确定权利要求1相对于证据1所实际解决的技术问题是：（1）使同一横排的存储单元之间相互屏蔽；（2）解释所采用的材料的介电常数低于二氧化硅及氮化硅的介电常数时，使得空隙沿y方向上的宽度仍然是相对于浮动栅极的区域内的空间的宽度的一半或一半以上。
关于上述区别技术特征（1），证据2的图1可以明显看出：控制栅向下延伸至各相邻浮动栅极之间。证据3的图9（a）公开了控制栅电极8向下延伸至各相邻浮动栅电极6之间。证据15的图3、图4以及说明书第7栏15行到第8栏22行公开了字线92向下延伸至相邻浮栅56和57之间。
请求人认为，即使认为权利要求1中的技术特征“控制栅极线向下延伸至沿所述第一方向的各相邻浮动栅极之间”（即上述区别技术特征（1）未被证据1公开），证据2、3、15均公开了上述区别技术特征（1）。
对此，合议组认可证据2、3、15均公开了上述区别技术特征（1），但是上述证据2、3、15均未公开上述区别技术特征（2）。
关于上述区别技术特征（2），证据2公开了0.12μm设计规则的NAND闪存单元。证据2还公开了，图1基于寄生电容耦合的浮置栅极干扰模型。在具有氮化硅间隔物的0.12μm设计规则单元。证据2还公开了70nm（0.07μm）、60nm（0.06μm）、40nm（0.04μm）等栅极间隔（参见证据2的图4）。
证据4公开了一种具有高编程速度的高度集成的非易失性存储单元阵列，其说明书[0029]-[0039]段以及附图3和4公开了：所述存储器单元包括形成在半导体衬底300的有源区域A上的隧道氧化物层320，第一浮置栅极330，第二浮置栅极340，介电层350和控制栅极380。其中，隧道氧化物层320的厚度约为70-100埃。第一浮置栅极330厚度约为300-1000埃。第二浮置栅极340上表面的宽度为1400埃，高度与宽度的比率在1-3的范围内。也就是说，当第二浮置栅极340的高度与宽度的比例为3:1时，第二浮置栅极340的高度为1400×3=4200埃。隧道氧化物层320、第一浮置栅极330、第二浮置栅极340的高度总和=100 1000 4200=5300埃。也就是说，存储器单元的分层结构的高度大于5300埃。
证据5公开了一种制造具有低介电常数区域的半导体器件的方法，可以在沟槽中形成体积较大的空气囊。其中，（参见证据5说明书第4栏39行- 46行）：沟槽20的深度为10μm，宽度为1μm。也就是说沟槽的横截面的纵横比为10:1。证据5同时公开了（参见证据5的说明书第8栏第35-37行）可以防止介电材料大量积累在沟槽20表面上。
证据10公开了90nm设计规则的NAND闪存单元（参见图1以及表1），线和间隔加在一起是180nm，浮动栅的尺寸为100nm，由此，浮动栅之间的间隔为80nm（0.08μm）。证据12公开了0.12μm工艺技术的NAND闪存单元（参见图1以及表1），浮动栅之间的间隔为70nm（ 0.07μm）。
证据13公开了0.14平方μm单元尺寸的NOR闪存技术（参见图1以及表1），浮动栅之间的间隔为0.06μm。
请求人认为：（1）对于证据2，由于证据1已经公开了存储单元栅之间的距离约为0.2μm或更小，因此本领域技术人员可以从证据2得到启示，将存储单元栅之间的距离（即分层结构的间隔距离）设计为0.12μm或更小，在分层结构的厚度为0.6μm的情况下，分层结构的间隔距离小于分层结构的厚度的五分之一。
（2）对于证据4，请求人认为：当第二浮置栅极340的高度与宽度的比例为3:1时，第二浮置栅极340的高度为1400*3=4200埃。隧道氧化物层320、第一浮置栅极330、第二浮置栅极340的高度总和=100 1000 4200=5300埃。也就是说，存储器单元的分层结构的高度大于5300埃。此外，D2为浮栅之间的距离，其与D1的比例可以在0.4-0.8的范围内。由于D1与W1的距离可以相同，具体为1400埃，所以浮栅之间的距离可以为1400×0.4=560埃。由此可见，浮栅间距离与分层结构高度的比值小于560/5300，即小于1/9。由此可见，该证据4公开了分层结构的间隔距离小于分层结构的厚度的五分之一的技术特征。
（3）对于证据5，请求人认为：证据5中的空气囊的介电常数为1.0，区域24的总有效介电常数低于其他结构。也就是说，证据5给出了设置沟槽纵横比为10:1，以方便形成大体积的空隙，从而提供低介电常数、降低寄生电容的技术启示。由此可见，该证据5公开了分层结构的间隔距离小于分层结构的厚度的五分之一的技术特征。
（4）对于证据10，由于证据1已经公开了存储单元栅之间的距离约为0.2μm或更小，因此本领域技术人员可以从证据10得到启示，将存储单元栅之间的距离（即分层结构的间隔距离）设计为0.08μm或更小，在分层结构的厚度为0.6μm的情况下，分层结构的间隔距离小于分层结构的厚度的五分之一。
（5）对于证据12，请求人认为：由于证据1已经公开了存储单元栅之间的距离约为0.2μm或更小，因此本领域技术人员可以从证据12得到启示，将存储单元栅之间的距离（即分层结构的间隔距离）设计为0.07μm或更小，在分层结构的厚度为0.6μm的情况下，分层结构的间隔距离小于分层结构的厚度的五分之一。
（6）对于证据13，请求人认为：由于证据1已经公开了存储单元栅之间的距离（即分层结构的间隔距离）约为0.2μm或更小，因此本领域技术人员可以从证据13得到启示，将存储单元栅之间的距离设计为0.06μm或更小，在分层结构的厚度为0.6μm的情况下，分层结构的间隔距离小于分层结构的厚度的五分之一。
对此，合议组认为：证据1所要解决的技术问题是：需要氮化硅膜来蚀刻接触孔，但同时氮化硅膜对电特性会产生不利影响。因此，难以实现半导体器件的良品率和可靠性两者的提高（参见证据1第[0041]段）。相比于常规技术所采取的在形成栅电极之后，形成覆盖整个表面的氮化硅膜，并在浮动栅极之间同时提供氧化硅薄膜和氮化硅薄膜，证据1公开了以下内容，包括（参见证据1第[0120]段，第[0125]段）：“字线之间的部分仅嵌入以第一绝缘膜25，而在第一绝缘膜之上形成第二绝缘膜，由此可以减轻第二绝缘膜26中的氢和第二绝缘膜26中陷捕的电荷对晶体管元件的电特性的影响。此外，可以形成具有高集成密度的半导体器件，其中，即使使存储器单元栅极之间的距离较小，也不会与元件隔离区域发生误接触”。“由于在字线之间的部分中不存在含有大量氢的氮化物膜，因此可以防止由于在氮化物膜中捕获电子而引起的单元特性的变化。此外，由于位于第一绝缘膜上的第二绝缘膜26中的氮化物膜在形成选择栅极之间接触电极时执行蚀刻时起到停止膜的作用，因此获得高可靠性和高良品率。”。如上所述，证据1所解决的技术问题是在现有技术中由于在浮动栅极之间同时提供氧化硅薄膜和氮化硅薄膜而产生的问题，为解决该问题，证据1具体采用的技术手段是在字线之间的部分仅嵌入以第一绝缘膜25，而在第一绝缘膜之上形成第二绝缘膜，由此可以减轻第二绝缘膜26中的氢和第二绝缘膜26中陷捕的电荷对晶体管元件的电特性的影响。证据1提及了作为一种不期望的现象可能会产生空腔现象，但证据1只是将这种空腔现象作为一种不良/缺陷的存在而提及，并且给出了相应的如果去除该空腔的解决方案，例如可以通过执行热处理使绝缘膜流化而使空腔嵌入以绝缘膜。具体地，证据1特别公开了如下内容：在证据1中，空腔并非是刻意形成的。证据1明确说明了空腔是偶然形成而且是不期望的。证据1是将空腔视为工艺过程中的瑕疵、是需要是移除的，例如，证据1在[0134]及[0170]段分别记载了如下内容： 即使在层间绝缘膜27中存在一些空腔，也可以在后续步骤中通过添加热量而使用流化来去除这些空腔。关于变成源极/漏极的杂质扩散层，通过执行加热步骤来增大其扩散系数（参见说明书第[0134]段）。也就是说，当栅电极之间的部分较小时，所述部分可以不被嵌入，因为只有在沉积绝缘膜时才形成大空腔。这里，可以通过执行热处理使绝缘膜流化而使空腔嵌入以绝缘膜（参见说明书第[0170]段）。很明显，本领域技术人员，在证据1作为最接近现有技术的基础上，能得到的技术启示只能是如何进一步减轻氮化硅膜对电特性会产生不利影响且避免例如空腔类的不良效应，证据1的技术方案完全不涉及有意形成空隙来实现电荷存储元件之间的有效隔离。因此，证据1存在与“故意形成空隙以提供隔离”相反的技术教导。
（1）关于证据2，合议组认为：首先，证据2并没有公开上述区别特征（2）。证据2解决的技术问题有关浮置栅极干扰对NAND闪存单元操作的影响。证据2以0.12μm涉及规则NAND闪存单元作为测试对象来对测试结果进行说明。证据2并没有公开如何进一步减轻氮化硅膜对电特性会产生不利影响。其次，本领域技术技术人员在证据2的基础上，如上所述，由于证据1中存在相反的技术教导，本领域技术人员无法想到将证据1中的浮栅间距替换为0.12μm。即，证据1的技术方案是“在字线之间的部分仅嵌入以第一绝缘膜25，而在第一绝缘膜之上形成第二绝缘膜，由此可以减轻第二绝缘膜26中的氢和第二绝缘膜26中陷捕的电荷对晶体管元件的电特性的影响”，完全不涉及通过改变自对准堆叠结构的结构特点来有意形成空腔，在此基础上，本领域技术人员得不到任何动机能够想到去对证据1的堆叠结构的尺寸参数进行再设计。总之，证据2没有公开上述区别特征（2），证据2和证据1也没有结合的技术启示。
（2）关于证据4，合议组认为：证据4涉及的是双浮置栅极，其主要是对存储器单元阵列中的第二浮置栅极进行了设计，使得第二浮置栅极的宽度比常规存储器单元阵列中宽度的更窄，且其高度更大。因此，可以降低形成图案的光刻和蚀刻工艺的参数所导致的临界尺寸误差。由此提高了编程和/或擦除的编程速度。并且，由于的第二浮置栅极的侧壁是倾斜的，因此可以将第二浮置栅极制作成比使用光刻工艺获得的第二浮置栅极的侧壁更窄。因此，可以形成高度集成的非易失性存储器单元阵列（参见证据4说明书第[0045]段）。请求人具体引用证据4的附图3-4并指出证据4公开的结构中浮栅间距离与分层结构高度的比值小于1/9。然后请求人指出的证据4的图3和图4所示截面是沿字线方向（参见证据4图2），其对应的其实是如本专利附图3B对应的截面，即，对应于沿权利要求1中的“第一方向”。请求人指出的证据4的这部分公开内容，并没有公开权利要求1中限定的沿“第二方向”的相关特征，即：“其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开，其间隔距离小于所述分层结构的厚度的五分之一”。因此，证据4并没有公开上述区别特征（2）。除此之外，证据4也完全不涉及通过在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质来提供相邻电荷存储元件之间的隔离，其仅仅关于有关第二浮置栅极的设计。再如前所述，证据1的方案涉及的是在字线之间的部分仅嵌入以第一绝缘膜25，而在第一绝缘膜之上形成第二绝缘膜，由此可以减轻第二绝缘膜26中的氢和第二绝缘膜26中陷捕的电荷对晶体管元件的电特性的影响。本领域技术人员以证据1作为最接近的现有技术不会想到去结合证据4从而得到本专利请求保护的方案。因此，证据4并没有公开上述特征（2），证据4和证据1没有结合的技术启示。
（3）关于证据5，合议组认为：证据5涉及的方面是在半导体裸片中的低介质常数区域上制造无源部件。证据5的图1如下以做说明。在证据5中，所有的设计是在衬底 12上作出，衬底12的上表面为21。证据5中的所谓空气囊形成于图1所示的沟槽20中。证据5的发明关键点在于在半导体衬底中的沟槽表面上制作半导体层，通过半导体层中比沟槽宽度小的开口进行蚀刻而从沟槽中除去第一材料，淀积第二材料堵住开口而使沟槽中的空气囊封闭。使半导体层中的开口小于沟槽宽度，证据5可用介电材料的薄盖层堵住或封闭沟槽而在其中形成大体积的空气囊。较薄的盖层改善了与以后在同一芯片上制作晶体管的兼容性，并且大的空气囊提供了低的介电常数使无源元件的寄生电容减小。证据5与本专利以及证据1都是完全不同的半导体设计方面。证据5并没有公开上述区别技术特征（2）。本领域技术人员没有任何动机能够想到将证据1和证据5结合起来。证据5的在衬底内部形成较大体积空气囊的方式也完全与本专利中的特意使用空隙来提供在衬底之上沉积的电荷元件间的有效隔离的方式完全不同，证据5完全不是因为纵横比的设计而在衬底内的沟槽中形成较大的空气囊，其依赖的是在衬底表面形成氧化物凸缘（45）以限制介电材料进入沟槽（参见证据5第7栏最后一段至第8栏第一段）。综上，证据5的半导体设计方面与证据1完全不同，也与本专利完全不同，其完全没有教导任何与在衬底之上形成的分层结构元件间的隔离问题。本领域技术人员不会去参考证据5来解决证据1存在的问题更没有任何动机将两者结合，因此，证据5和证据1也没有结合的技术启示。
（4）关于证据10，合议组认为：证据10涉及的是对高密度文件存储应用的90nm NAND闪存技术的应用，以此制造出具有90nm最小特征尺寸的可制造的2Gb NAND闪存存储器，证据10采用的具体技术手段是KrF光刻法、减小的单元堆叠高度以及经良好优化的栅极再氧化。有关削弱栅极之间寄生电容效应的影响，证据10明确公开的是：可以通过减少浮置栅极的高度并且降低栅极间隔物的介电常数来减少浮置栅极干扰（参见证据10最后一页结论部分上方一段）。事实上，证据10并未在减少栅极间寄生电容效应这方面进行改进，其沿用的其实是证据2的教导内容。同样的，本领域技术人员即使是将证据1和证据10结合起来，也只能是在证据1的方案中尝试在相邻电荷存储元件之间填充间隔物并且尽量避免空隙或囊穴的形成，而不会想到并非是在电荷存储元件间的整个空间内制造固态介质，而是通过在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质来提供相邻电荷存储元件之间的隔离。另外，还值得注意的是在证据10中根据表1，相应的纵横比是3.27，因此，证据10并没有公开上述区别特征（2），并且证据10与证据1没有结合的技术启示。
（5）关于证据12，合议组认为：证据12涉及一种反展宽度效应（INWE）抑制方案，旨在提供一种新颖的抑制方案和光刻技术来产生非常小的单元大小同时降低开销。虽然在证据12的表1部分提及了浮栅间隔为70nm，然而特别注意的是证据12在A部分最后一段明确指出了其方案会在栅极侧壁处用氧化物间隔物而非氮化物间隔物，以此减小了由相邻单元电势变化引起的Vfg干扰效应。从中可见，证据12与常规技术无异，是通过在浮栅电极之间采用隔离物（特别用氧化隔离物）的方式来减少Vfg干扰效应；而完全没有给予本领域技术人员任何技术启示使得其能够想到“并非是在电荷存储元件间的整个空间内制造固态介质，而是通过在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质来提供相邻电荷存储元件之间的隔离”。证据12并没有公开上述区别（2）。证据12采用的是常规间隔物填充技术来提供相邻电荷存储元件之间的隔离，证据1涉及的是如何避免在字线之间的部分中存在含有大量氢的氮化物膜。本领域技术人员即使是将证据1和证据12结合起来，沿用的技术路线也只能是在证据1的方案中尝试在相邻电荷存储元件之间填充间隔物并且尽量避免空隙或囊穴的形成，而不会想到非是在电荷存储元件间的整个空间内制造固态介质，而是通过在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质来提供相邻电荷存储元件之间的隔离。因此，证据12与证据1并没有结合的技术启示。
（6）关于证据13，合议组认为：证据13涉及的是使用0.12μm设计规则的用于高密度且低成本的NOR闪存的0.14μm2自对准浅沟槽SA-STI单元技术，该技术由0.12μm光刻技术、SA-STI隔离、不接地接触以及窄而薄的金属化组成。证据13在“工艺集成”这一章节中明确指出其技术是“采用一次性氮化物栅极间隔物结构来使漏极接触面积最大化，还采用了具有氮化物蚀刻阻挡层以及氧化物比氮化物蚀刻选择性>20:1的不接地接触方案”。也即，证据13与前述证据2、证据10、证据12等相同，都是在浮栅间隔间填充间隔物的方式来实现隔离。证据13完全未启示或教导并非是在电荷存储元件间的整个空间内制造固态介质，而是通过在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质来提供相邻电荷存储元件之间的隔离。证据13并未公开上述区别特征（2）。即使本领域技术人员即使是将证据1和证据13结合起来，沿用的技术路线也只能是在证据1的方案中尝试在相邻电荷存储元件之间填充间隔物并且尽量避免空隙或囊穴的形成或采用热加工的手段去除空隙，而不会得出如本专利权利要求1请求保护的方案。因此，证据13与证据1没有结合的技术启示。
综上所述，证据2、3、4、5、10、12、13、15均未公开上述区别特征（2），且上述针具与证据1均没有结合的技术启示，也没有证据表明上述区别特征（2）为本领域的公知常识或惯用技术手段，且上述区别技术特征（2）使得权利要求1的技术方案具有以下有益的技术效果：可不依赖于分辨元件大小且可在不影响阵列操作的情形下实现空隙隔离（参见本专利说明书第8页最后一段）；所沉积的用来封闭空间的介质层的材料在选择上更为灵活。不论是采用二氧化硅、氮化硅还是介电常数低于二氧化硅、氮化硅的材料，都能维持一个相对大的空隙宽度；空隙沿y方向上的宽度是相对浮动栅极的区域内空间的宽度的一半或一半以上（参见本专利说明书第10页第1段）。
因此，权利要求1相对于证据1和公知常识的结合，或证据1、证据2的结合，或证据1、证据2和公知常识的结合，或证据1、证据4，或证据1、证据4和公知常识的结合，或证据1、证据4、证据2的结合，或证据1、证据4、证据2和公知常识的结合，或证据1、证据4、证据3的结合，或证据1、证据4、证据3和公知常识的结合，或证据1、证据4、证据15的结合，或证据1、证据4、证据15和公知常识的结合，或证据1、证据5的结合，或证据1、证据5和公知常识的结合，或证据1、证据5、证据2，或证据1、证据5、证据2和公知常识的结合，或证据1、证据5、证据3，或证据1、证据5、证据3和公知常识的结合，或证据1、证据5、证据15，或证据1、证据5、证据15和公知常识的结合，或证据1、证据10，或证据1、证据10和公知常识的结合，或证据1、证据10、证据2，或证据1、证据10、证据2和公知常识的结合，或证据1、证据10、证据3的结合，或证据1、证据10、证据3和公知常识的结合，或证据1、证据10、证据15的结合，或证据1、证据10、证据15和公知常识的结合，或证据1、证据12，或证据1、证据12和公知常识的结合，或证据1、证据12、证据2的结合，或证据1、证据12、证据2和公知常识的结合，或证据1、证据12、证据3的结合，或证据1、证据12、证据3和公知常识的结合，或证据1、证据12、证据15的结合，或证据1、证据12、证据15和公知常识的结合，或证据1、证据13，或证据1、证据13和公知常识的结合，或证据1、证据13、证据2，或证据1、证据13、证据2和公知常识的结合，或证据1、证据13、证据3的结合，或证据1、证据13、证据3和公知常识的结合，或证据1、证据13、证据15的结合，或证据1、证据13、证据15和公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
5.1.2.以证据3作为最接近的现有技术权利要求1请求保护一种形成于一半导体衬底上的非易失性存储单元阵列。证据3公开了浮动栅类型的半导体存储阵列设备（参见证据3说明书第[0003]段），图21和22分别是由EEPROM配置的半导体存储阵列装置，该EEPROM具有典型常规堆类型的浮动栅结构EEPROM。使用由4个EEPROM单元配置的半导体存储阵列装置解释这些常规实施方式。在图21和22中，1是半导体衬底，6是浮动栅极，8是控制栅极。在浮动栅极6累积电子（参见证据3说明书第[0004]段）（相当于“电荷存储元件，是导电性浮动栅极”、“导电性控制栅极线”）。相邻控制栅极8间的间隔11（参见证据3说明书第[0041]段及图6）（相当于“其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开”）。通过发明人研究，相邻浮动栅极6间的间隙10以及相邻控制栅极8间的间隙11小于0.3μm（参见证据3说明书第[0011]段）。证据3还公开了存储单元（相当于“分层结构”）高度的示例性尺寸至少为780nm，取决于在元素隔离绝缘膜2上形成的分层结构的厚度（参见证据3说明书第[0042]段、图9(b)）。在浮动栅极6间的间隙10的间隔以及相邻控制栅极8间的间隙11的间隔中提供由氧化硅绝缘膜19（相当于“介质材料”）围绕的腔20（参见证据3说明书第[0040]段）（相当于“沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙”），控制栅极8向下延伸至相邻浮动栅极6之间（第[0043]段以及说明书图9(a)）。
权利要求1与证据3相比，区别在于：分层结构的间隔距离小于分层结构的厚度的五分之一。合议组认为：证据3公开了形成空腔，但没有公开任何分层结构尺寸的内容，也不涉及是通过具体设置分层结构的纵横比（aspect ratio）来实现在相邻电荷存储元件之间形成含有沿元件间的大部分距离延伸的空隙的介质从而提供相邻电荷存储元件之间的隔离。而有关空腔的形成，证据3仅公开了使用OPCVD工艺在存储器单元上沉积氧化硅绝缘膜，并具体描述了使用硅烷气体和氧气的常规压力气相生长方法，通过该方法在整个表面上沉积氧化硅绝缘膜19。例如，如证据3第[0043]段所公开的“氧化硅膜构成的绝缘膜19。此时，在常压下进行沉积，氧化硅膜19并未完全埋入细槽部即控制栅电极8之间以及浮置栅电极8之间，而是悬垂并形成空腔20。然后在氧化硅膜19上，使用己知的气相沉积法在整个表面覆盖氧化硅膜构成的绝缘膜90”。证据3并没有提及通过纵横比设计的方式来实现空腔的形成，也没有给予本领域相应技术启示。与5.1的评述相同，证据2、4、5、10、12、13均未公开权利要求1与证据3的上述区别技术特征，并且上述证据2、4、5、10、12、13与证据3也没有结合的技术启示，也没有证据表明上述区别技术特征为本领域的公知常识或惯用技术手段，且上述区别技术特征使得权利要求1的技术方案具有有益的技术效果（参见5.1的评述）。因此，权利要求1相对于证据3和公知常识的结合，或证据3、证据2的结合，或证据3、证据2和公知常识的结合，或证据3、证据4的结合，或证据3、证据4和公知常识的结合，或证据3、证据5，或证据3、证据5和公知常识的结合，或证据3、证据10的结合，或证据3、证据10和公知常识的结合，或证据3、证据12，或证据3、证据12和公知常识的结合，或证据3、证据13的结合，或证据3、证据13和公知常识的结合具备专利法第22条第3款规定的创造性。
5.2.关于权利要求6
权利要求6请求保护一种形成于一半导体衬底上的非易失存储单元阵列，其与权利要求1的区别仅在于：其中所述控制栅极线包括在所述第一方向上沿电荷存储元件的行延伸的字线且所述介质材料和所述空隙位于所述电荷存储元件之间沿所述第二方向的空间的每隔一个空间内，且导电性材料延伸入所述空间中的未填充介质材料的空间内直至所述衬底，以形成在各纵列电荷存储元件上第二方向延伸的导电线。
权利要求6请求保护一种形成于一半导体衬底上的非易失性存储单元阵列。证据3公开了浮动栅类型半导体存储阵列设备（参见证据3说明书第[0003]段），图21和22分别是由EEPROM配置的半导体存储阵列装置，该EEPROM具有典型常规堆类型的浮动删结构EEPROM。使用由4个EEPROM单元配置的半导体存储阵列装置解释这些常规实施方式。在图21和22中，1是半导体衬底，6是浮动栅极，8是控制栅极。在浮动栅极6累积电子（参见证据3说明书第[0004]段）（相当于“电荷存储元件，是导电性浮动栅极”、“导电性控制栅极线”）。相邻控制栅极8间的间隔11（参见证据3说明书第[0041]段及图6）（相当于“其沿横跨所述电荷存储元件的一第一方向延伸，并沿一第二方向间隔开，其间隔距离等于所述电荷存储元件沿所述第二方向的一间隔距离，所述第一方向和所述第二方向彼此正交，其中包括至少所述电荷存储元件和所述控制栅极线的分层结构沿所述第二方向间隔开”）。通过发明人研究，相邻浮动栅极6间的间隙10以及相邻控制栅极8间的间隙11小于0.3μm（参见证据3说明书第[0011]段）。证据3还公开了存储单元（相当于“分层结构”）高度的示例性尺寸至少为780nm，取决于在元素隔离绝缘膜2上形成的分层结构的延伸（参见证据3说明书第[0042]段、图9(b)）。在浮动栅极6间的间隙10的间隔以及相邻控制栅极8间的间隙11的间隔中提供由氧化硅绝缘膜19（相当于“介质材料”）围绕的腔20（参见证据3说明书第[0040]段）（相当于“沿所述第二方向位于所述分层结构之间的介质材料，其填充所述分层结构之间的空间的顶部部分，同时在所述分层结构的各相邻电荷存储元件之间留下空隙”），控制栅极线包括在所述第一方向上沿电荷存储元件的行延伸的字线，擦除栅电极16（相当于“第二方向延伸的导电线”）并非形成在浮栅电极6间的所有间隙，而是每隔一个间隙形成擦除栅电极16。然后利用使用硅烷气体和氧气的常压下气相沉积法，在整个表面沉积氧化硅膜构成的绝缘膜19。此时，在常压下进行沉积，氧化硅膜19并未完全埋入细槽部即控制栅电极8之间以及浮置栅电极6之间，而是悬垂并形成空腔20。（相当于“所述介质材料和所述空隙位于所述电荷存储元件之间沿所述第二方向的空间的每隔一个空间内，且导电性材料延伸入所述空间中的未填充介质材料的空间内直至所述衬底，以形成在各纵列电荷存储元件上第二方向延伸的导电线”）。
权利要求6与证据3相比，区别在于：分层结构的间隔距离小于分层结构的厚度的五分之一。
基于与5.1相同的评述理由，证据1、2、4、5、10、12、13、15均未公开上述区别技术特征，基于与上述5.1的评述相同的理由，权利要求6相对于证据3、公知常识的结合，或证据3、证据2的结合，或证据3、证据2、公知常识的结合，或证据3、证据2、证据1的结合，或证据3、证据2、证据1、公知常识的结合，或证据3、证据2、证据4的结合，或证据3、证据2、证据4、公知常识的结合，或证据3、证据2、证据15的结合，或证据3、证据2、证据15、公知常识的结合，或证据3、证据4的结合，或证据3、证据4、公知常识的结合，或证据3、证据4、证据1的结合，或证据3、证据4、证据1、公知常识的结合，或证据3、证据4、证据15的结合，或证据3、证据4、证据15、公知常识的结合，或证据3、证据5，或证据3、证据5、公知常识的结合，或证据3、证据5、证据1的结合，或证据3、证据5、证据1、公知常识的结合，或证据3、证据5、证据4的结合，或证据3、证据5、证据4、公知常识的结合，或证据3、证据5、证据15的结合，或证据3、证据5、证据15、公知常识的结合，或证据3、证据10的结合，或证据3、证据10、公知常识的结合，或证据3、证据10、证据1的结合，或证据3、证据10、证据1、公知常识的结合，或证据3、证据10、证据4的结合，或证据3、证据10、证据4、公知常识的结合，或证据3、证据10、证据15的结合，或证据3、证据10、证据15、公知常识的结合，或证据3、证据12的结合，或证据3、证据12、公知常识的结合，或证据3、证据12、证据1的结合，或证据3、证据12、证据1、公知常识的结合，或证据3、证据12、证据4的结合，或证据3、证据12、证据4、公知常识的结合，或证据3、证据12、证据15的结合，或证据3、证据12、证据15、公知常识的结合，或证据3、证据13的结合，或证据3、证据13、公知常识的结合，或证据3、证据13、证据1的结合，或证据3、证据13、证据1、公知常识的结合，或证据3、证据13、证据4的结合，或证据3、证据13、证据4、公知常识的结合，或证据3、证据13、证据15的结合，或证据3、证据13、证据15、公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
5.3.关于权利要求7
权利要求7请求保护一种制造非易失性存储器的方法，其方法技术特征与权利要求1的产品权利要求的技术特征一一对应。基于与评述权利要求1的创造性（参见上述5.1的评述）相同的理由，权利要求7相对于证据1和公知常识的结合，或证据1结合证据2的结合；或证据1、证据2结合公知常识；或证据1结合证据4的结合；或证据1、证据4和公知常识的结合；或证据1和证据5的结合；或证据1、证据5和公知常识的结合；或证据1和证据10的结合，或证据1、证据10和公知常识的结合，或证据1和证据12的结合，或证据1、证据12和公知常识的结合，或证据1和证据13的结合，或证据1、证据13和公知常识的结合，相对于证据3和公知常识的结合，或证据3和证据2的结合，或证据3、证据2和公知常识的结合，或证据3和证据4的结合，或证据3、证据4和公知常识的结合，或证据3和证据5的结合，或证据3、证据5和公知常识的结合，或证据3、证据10的结合，或证据3、证据10和公知常识的结合，或证据3和证据12的结合，或证据3、证据12和公知常识的结合，或证据3、证据13的结合，或证据3、证据13和公知常识的结合具备专利法第22条第3款规定的创造性。
5.4.关于权利要求12
5.4.1.以证据1为最接近的现有技术
权利要求12请求保护一种制造一非易失性存储器的方法。证据1公开了（参考说明书[0091]，[0104]，[0105]，[0126]，[0127]，[0128]段、图1，3-8）一种半导体存储器的制造方法，包括：在半导体衬底10上形成元件区5，在元件区5上形成栅极绝缘膜12（相当于“横跨一半导体衬底表面的至少一存储器阵列区域形成一第一介质层”），在栅极绝缘膜12上沉积浮置栅电极材料14，用于形成多个浮置栅电极，具有沿横跨存储器阵列区域的笫一方向延伸的长度并沿横跨所述存储器阵列区域的笫二方向间隔开，所述笫一方向与所述笫二方向彼此正交（相当于“在所述笫一介质层上方沉积一笫一导电材料层，将所述第一导电材料层分隔成一笫一组导电性条带，所述第一组导电性条带具有多个沿横跨所述存储器阵列区域的一笫一方向延伸的长度并沿横跨所述存储器阵列区域的一笫二方向间隔开，所述笫一方向与所述笫二方向彼此正交”）。在浮置栅电极14上形成栅极间绝缘膜15（相当于“形成一至少横跨所述笫一组导电性条带的笫二介质层”）。在栅极间绝缘膜15上沉积控制栅电极材料16，在控制栅电极16上沉积栅极掩模膜17（相当于“在包括所述第二介质层在内的所述存储器阵列区域上方沉积一第二导电材料层，在所述笫二导电材料层上方形成一笫三介质材料层”）。以自对准方式相对于栅极掩模膜17来蚀刻控制栅电极材料16、栅极间绝缘膜15和浮置栅电极材料14，形成存储器单元栅极13，每个存储器单元栅电极13具有变成电荷积聚层的浮置栅电极14、形成在浮置栅电极14上的栅极间绝缘膜15、形成在栅极间绝缘膜15上的控制栅电极16、以及形成在控制栅电极16上的栅极掩模膜17（相当于“将所述笫二导电材料层及所述笫三介质材料层分隔成一笫二组导电性条带，所述笫三介质材料层位于所述笫二组导电性条带的上方，所述第二组导电性条带具有多个沿横跨所述存储器阵列区域的所述笫二方向延伸的长度，并沿横跨所述存储器阵列区域的所述笫一方向间隔开，移除所述笫一组导电性条带中位于所述第二组导电性条带之间的部分，以形成浮动栅极，进而在沿所述第一方向的所述笫二组导电性条带中的相邻条带之间形成空间”）。浮置栅电极14、栅极间绝缘膜15、控制栅电极16和栅极掩模膜17形成存储器单元栅极13，之间的距离为例如约0.2μm，高度为约0.6μm（相当于“所述空间具有一分层结构的侧壁，所述分层结构包含所述笫一及笫二导电性条带和所述笫二介质及第三介质材料层”）。接下来，在存储器单元栅极13侧壁之间的空间内嵌入第一绝缘膜25，“嵌入”可以指嵌入但包括一个或多个空腔，如图16所示，第一绝缘膜25填充存储器单元栅极13之间的空间的顶部部分，同时在存储器单元栅极13的相邻浮置栅电极14之间留下空隙（相当于“在相邻分层结构之间的所述空间内形成一介质，以便封闭所述空间的顶部，但在所述浮动栅极之间的所述空间的较低部分留下空隙”）。
权利要求12与证据1相比，区别在于：分层结构的高度超过相邻分层结构之间的间距的五倍。
基于上述5.1的评述理由，证据2、4、5、10、12、13均未公开上述区别技术特征，基于与上述5.1的评述相同的理由，权利要求12相对于证据1和公知常识的结合，或证据1和证据2的结合，或证据1、证据2和公知常识的结合，或证据1和证据4的结合，或证据1、证据4和公知常识的结合，或证据1、证据5的结合，或证据1、证据5和公知常识的结合，或证据1和证据10的结合，或证据1、证据10和公知常识的结合，或证据1和证据12的结合，或证据1、证据12和公知常识的结合，或证据1和证据13的结合，或证据1、证据13和公知常识的结合具备专利法第22条第3款规定的创造性。
5.4.2.以证据3为最接近的现有技术
权利要求12请求保护一种制造一非易失性存储器的方法。证据3公开了（参考说明书[0059]，[0060]，[0061]，[0011]段、图19，20，21）一种半导体存储器阵列装置的制造方法，包括：使p型硅衬底1上的表面氧化，形成约30 nm的氧化硅膜5，并利用减压气相沉积法在整个表面形成厚度350 nm的多晶硅膜6（相当于“横跨一半导体衬底表面的至少一存储器阵列区域形成一第一介质层；在所述笫一介质层上方沉积一笫一导电材料层”）。接着，利用已知光刻技术，选择性地蚀刻去除多晶硅膜6以及氧化硅膜5的预定部分，形成多晶硅膜6的第一组导电性条带，具有多个沿横跨存储器阵列区域的笫一方向延伸的长度并沿横跨存储器阵列区域的笫二方向间隔开，笫一方向与笫二方向彼此正交（相当于“将所述第一导电材料层分隔成一笫一组导电性条带，所述第一组导电性条带具有多个沿横跨所述存储器阵列区域的一笫一方向延伸的长度并沿横跨所述存储器阵列区域的一笫二方向间隔开，所述笫一方向与所述笫二方向彼此正交”）。接着，通过使用TOES的减压气相沉积法，在整个表面形成由氧化硅膜构成的约30 nm的层间绝缘膜7（相当于“形成一至少横跨所述笫一组导电性条带的笫二介质层”）。然后，使用已知的减压气相沉积法形成约400 nm的多晶硅膜8，然后再通过使用TOES的减压气相沉积法依次形成约300 nm的氧化硅膜14（相当于“在包括所述第二介质层在内的所述存储器阵列区域上方沉积一第二导电材料层，在所述笫二导电材料层上方形成一笫三介质材料层”）。接下来，如19(a)、图19(b)所示，为留下可作为控制栅电极的部分，利用已知的光刻技术对氧化硅膜14进行蚀刻，并将该绝缘膜即氧化硅膜14作为掩膜，对多晶硅膜8以及层间绝缘膜7进行蚀刻，形成由多晶硅膜构成的控制栅电极8（相当于“将所述笫二导电材料层及所述笫三介质材料层分隔成一笫二组导电性条带，所述笫三介质材料层位于所述笫二组导电性条带的上方，所述第二组导电性条带具有多个沿横跨所述存储器阵列区域的所述笫二方向延伸的长度，并沿横跨所述存储器阵列区域的所述笫一方向间隔开”）。接着，如图20(a)、图20(b)所示，对多晶硅膜6进行蚀刻，形成由多晶硅膜构成的浮置栅电极6，此时，仅露出浮置栅电极6的侧壁面（相当于“移除所述笫一组导电性条带中位于所述第二组导电性条带之间的部分，以形成浮动栅极，进而在沿所述第一方向的所述笫二组导电性条带中的相邻条带之间形成空间”）。浮置栅电极6、层间绝缘膜7、控制栅电极8、氧化硅膜14构成分层结构，高度之和至少为730nm（相当于“所述空间具有一分层结构的侧壁，所述分层结构包含所述笫一及笫二导电性条带和所述笫二介质及第三介质材料层”）。然后在整个表面沉积氧化硅膜构成的绝缘膜19，此时氧化硅膜19并未完全埋入细槽部即控制栅电极8之间以及浮置栅电极6之间，而是悬垂并形成空腔20（相当于“在相邻分层结构之间的所述空间内形成一介质，以便封闭所述空间的顶部，但在所述浮动栅极之间的所述空间的较低部分留下空隙”）。
权利要求12与证据3相比，区别在于：分层结构的高度超过相邻分层结构之间的间距的五倍。
基于上述5.1的评述理由，证据2、4、5、10、12、13均未公开上述区别技术特征，基于与上述5.1的评述相同的理由，权利要求12相对于证据3和公知常识的结合，或证据3和证据2的结合，或证据3、证据2和公知常识的结合，或证据3和证据4的结合，或证据3、证据4和公知常识的结合，或证据3和证据5的结合，或证据3、证据5和公知常识的结合，或证据3和证据10的结合，或证据3、证据10和公知常识的结合，或证据3和证据12的结合，或证据3、证据12和公知常识的结合，或证据3和证据13的结合，或证据3、证据13和公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
6.关于从属权利要求2-5、8-11、13-15
从属权利要求2-5直接或间接引用独立权利要求1，从属权利要求8-11直接或间接引用独立权利要求7，从属权利要求13-15直接或间接引用独立权利要求12。请求人主张:权利要求2的附加技术特征为公知常识，或被证据1，或证据3，或证据4，或证据5，或证据6，或证据8，或证据11公开；权利要求3的附加技术特征为公知常识，或被证据1，或证据4，或证据15公开；权利要求4的附加技术特征为公知常识，或被证据1，或证据4公开；权利要求5的附加技术特征为公知常识，或被证据1结合公知常识公开，或被证据1和证据2，或证据1和证据12，或证据1和证据13，或证据3和公知常识，或证据3和证据2，或证据3和证据10，或证据3和证据12，或证据3和证据13，或证据4，或证据5公开；从属权利要求8的附加技术特征被证据3，或证据7，或证据8，或证据9，或证据11，或证据14公开；从属权利要求9的附加技术特征被证据3公开；从属权利要求10的附加技术特征被证据5或证据6公开；从属权利要求13的附加技术特征被证据3，或证据7，或证据8，或证据9，或证据11，或证据14公开；从属权利要求14的附加技术特征被证据5，或证据6公开；从属权利要求15的附加技术特征为公知常识，或证据1和公知常识公开，或证据1和证据2，或证据1和证据12，或证据1和证据13，或证据3结合公知常识，或证据3和证据2，或证据3和证据10，或证据3和证据12，或证据3和证据13，或证据4，或证据5公开。
如上所述，由于请求人提出的本专利权利要求1、6-7、12相对于请求人所提出的上述对比文件的组合方式不具备创造性的理由不成立，因此，请求人提出的分别引用权利要求1、6-7、12的从属权利要求2-5、8-11、13-15不具备创造性的理由也均不成立。
综上所述，请求人提出无效理由全部不成立。
根据上述事实和理由，本案合议组依法作出以下决定。
三、决定
维持200480013991.1号发明专利权有效。
当事人对本决定不服的，可以根据专利法第46条第2款的规定，自收到本决定之日起三个月内向北京知识产权法院起诉。根据该款的规定，一方当事人起诉后，另一方当事人作为第三人参加诉讼。
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